[发明专利]半导体器件及其制造方法

说明书

本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一外延层，位于衬底上；第二外延层，位于第一外延层上；高压器件，位于第一外延层与第二外延层中；低压器件，位于第二外延层中；以及第一隔离区，位于第一外延层与第二外延层中，第一隔离区用于隔离高压器件和低压器件。本申请通过将低压器件制作在第二外延层中，大幅度减小了低压器件的尺寸，从而使芯片的整体面积显著缩小。

技术领域

本公开涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

集成电路芯片的制造成本通常由芯片面积、流片光刻层数决定，芯片面积越小、光刻层数越少，成本越低，售价越低。降低芯片制造成本可以采取不同的方式，比如同时减小面积和光刻层数、或者大幅度减小面积并有限的增加光刻层数、再或者大幅度减少光刻层数并有限的增加面积。

在现有技术中，对于减小芯片面积的方式，只能通过调整工艺、缩小规则尺寸来实现。对于低压数字电路，这一方法非常有效，然而对于高压模拟电路，尤其是对高压双极模拟电路而言，这一方法早已遇到了瓶颈，这是因为在双极工艺中，只有足够的工艺尺寸才能实现足够的高压，设计规则不能无限的缩小。因此，在标准设计规则不能缩小的情况下，只能将芯片里的各个器件区分高压和低压，对高压器件使用标准设计规则，对低压器件使用缩小的设计规则。在现有工艺中，只有设计规则大于临界值，器件耐压才能保持稳定，产品参数才能保持一致，若设计规则小于临界值，意味着电压非常大的波动，同一批次制造出的产品之间耐压变化会非常大。以60V(40V-100V)双极工艺为例，为了得到只需工作于5V的器件，会在60V器件的基础上将设计规则缩小，从而得到典型值20至30V的器件，这样可以保证电压波动时最低压达到5V以上，满足5V的应用。这种方法的思路是在与高压器件相同的高压外延层中用较小的设计规则制作低压器件，只可以将芯片面积缩小5％至15％左右，芯片面积缩的程度比较小。

发明内容

有鉴于此，本公开针对现有技术中所存在的上述问题提供了一种半导体器件及其制造方法，通过将低压器件制作在第二外延层中，大幅度减小了低压器件的尺寸，从而使芯片的整体面积显著缩小。

根据本发明的一方面，提供了一种半导体器件，包括：衬底；第一外延层，位于所述衬底上；第二外延层，位于所述第一外延层上；高压器件，位于所述第一外延层与所述第二外延层中；低压器件，位于所述第二外延层中；以及第一隔离区，位于所述第一外延层与所述第二外延层中，所述第一隔离区用于隔离所述高压器件和所述低压器件。

优选地，所述低压器件包括：阱区，位于所述第二外延层中，其中，所述阱区的掺杂浓度大于所述第二外延层。

优选地，所述低压器件还包括：第二基区，位于所述阱区中；以及第二发射区，位于所述第二基区中。

优选地，所述低压器件还包括：第二埋层，位于所述第一外延层与所述第二外延层之间；以及第二接触区，位于所述阱区中，并与所述第二埋层相连。

优选地，所述第一隔离区包括：上隔离区，所述低压器件位于所述上隔离区中；以及下隔离区，位于所述上隔离区下方，并分别与所述上隔离区以及所述衬底相连。

优选地，还包括第二隔离区，位于所述上隔离区中，并围绕所述低压器件。

优选地，所述高压器件包括：第一基区，位于所述第一外延层与所述第二外延层中；以及第一发射区，位于所述第一基区中。

优选地，所述高压器件还包括：第一埋层，位于所述第一外延层与所述衬底之间；以及第一接触区，位于所述第一外延层与所述第二外延层中，并与所述第一埋层相连。

优选地，所述第一接触区包括：浅接触区，位于所述第二外延层中；以及深接触区，位于所述第一外延层与所述第二外延层中，并分别与所述第一埋层以及所述浅接触区相连。