[发明专利]用于生成输入/输出性能度量的技术

说明书

集成电路包括用于生成输入/输出(I/O)等待时间度量的技术。集成电路包括实时时钟(RTC)、读取测量寄存器和读取等待时间测量模块。读取等待时间测量模块包括用于执行包括以下步骤的操作的控制逻辑：(a)响应于接收到完成与I/O设备相关联的读取请求的读取响应，至少部分地基于来自RTC的针对读取请求的发起和完成的时间测量来自动计算针对完成的读取请求的读取等待时间；(b)至少部分地基于完成的读取请求的所计算的读取等待时间来自动计算针对完成的读取请求的平均读取等待时间；以及(c)自动更新读取测量寄存器以记录针对完成的读取请求的平均读取等待时间。描述并要求保护其他实施例。

技术领域

本公开总体上涉及数据处理系统，并且具体涉及用于生成涉及输入 /输出设备的性能的度量的技术。

背景技术

数据处理系统的总体性能会显著地受一个或多个处理器核与一个或多个输入/输出(I/O)设备之间的通信的效率影响。例如，高I/O响应时间会导致浪费的核周期，并且浪费的核周期会导致次优的性能。此外，常规数据处理系统缺乏用于高效地生成针对核与I/O设备之间的通信的性能度量的特征。

如下文将更详细地所讨论，本公开引入用于生成涉及I/O设备的性能的度量的技术。

附图说明

通过所附权利要求书，一个或多个示例实施例的以下详细描述和对应附图，本发明的特征和优势将变得显而易见，在附图中：

图1是描绘具有用于生成I/O等待时间度量的技术的数据处理系统的示例实施例的框图。

图2是更详细地描绘图1的读取等待时间测量模块的框图。

图3A和图3B呈现用于生成I/O等待时间度量的过程的示例实施例的流程图。

图4是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名、乱序发布/执行流水线的框图。

图5是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名、乱序发布/执行架构核两者的框图。

图6和图7是更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。

图8是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图9是根据本发明的实施例的系统的框图。

图10和图11是根据本发明的更具体的示例性系统的框图。

图12是根据本发明的实施例的芯片上系统的框图。

具体实施方式

如果数据处理系统能够测量I/O设备性能的某些方面，则就能够使用那些测量来以用于改善数据处理系统的总体性能的方式调节、配置和/或重新设计数据处理系统的某些方面。具体而言，对于数据处理系统中的I/O设备中的一个、一些或全部I/O设备，生成诸如最小响应时间、最大响应时间和平均响应时间可能是有用的。出于本公开的目的，此类度量总体上被称为I/O性能度量，并且具体地被称为I/O响应时间度量或I/O等待时间度量。

常规数据处理系统缺乏用于准确且高效地生成I/O等待时间度量的特征。此外，开发将能够在常规数据处理系统中高效地生成准确的I/O等待时间度量的软件可能是困难或不可能的。

相比之下，根据本公开的数据处理系统包括用于生成I/O等待时间度量的技术。此外，此类技术可以非常准确且非常高效，并且它可实时地生成此类度量。此外，可在无需将广泛的电路系统添加到常规集成电路的设计中的情况下实现该技术，并且该技术可以使硬件和软件设计师能够优化系统性能。