[发明专利]一种半导体结构及其制作方法和三维存储器件

说明书

本发明提供一种半导体结构及其制作方法和三维存储器件，该半导体结构包括衬底；栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；栅线分隔槽，设置于所述栅极堆叠结构中，且沿所述第一方向延伸；若干排第一垂直沟道结构，沿第二方向间隔设置于所述核心区域中，其中，最靠近栅线分隔槽的至少一排第一垂直沟道结构的位于应力跳变区的部分被移除。利用本发明，可以避免由于3D NAND中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线‑字线/字线‑共源极阵列的暴露，提高产品良率。

技术领域

本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制作方法和三维存储器件。

背景技术

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

三维存储器件通常会包括一个或多个片(plane)存储区(也可称为核心区域)。在片存储区的两侧通常会设置有对称的用于引出栅极的连接区域。通常，连接区域具有阶梯(Stair-Step，简称SS)形状。片存储区和连接区域通常会分割成多个区块(Block)，形成多个块(block)存储区。现有的3D NAND技术是用栅线分隔(Gate Line Split，简称GLS)来分隔区块的，以128层的3D NAND为例，核心区域/连接区域的过渡区的沟道结构设计会从9排向3排过渡，在此处会存在较大的应力梯度，这会导致在核心区域/连接区域的过渡区处的蚀刻形成的栅线分隔槽出现严重倾斜，这可能会导致字线(Word Lin，简称WL)-字线/字线-共源极阵列(Array Common Source简称ACS)露出，造成存储器件成品率损失达到70％。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法和三维存储器件，用于解决现有技术中三维存储器件的中栅线分隔槽在核心区域/连接区域的过渡区处倾斜(titling)，导致产品良率较低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：

衬底；

栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域，其中，所述核心区域包括主核心区和应力跳变区，所述主核心区通过所述应力跳变区与所述连接区域连接；

栅线分隔槽，设置于所述栅极堆叠结构中，且沿所述第一方向延伸；

若干排第一垂直沟道结构，沿第二方向间隔设置于所述核心区域中，其中，最靠近所述栅线分隔槽的至少一排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。

在一可选实施例中，最靠近所述栅线分隔槽的至少两排所述第一垂直沟道结构的位于所述应力跳变区的部分被移除。

在一可选实施例中，所述半导体结构还包括：

若干排第二垂直沟道结构，沿所述第二方向间隔设置于所述连接区域中，其中，所述第二垂直沟道结构的排数小于所述第一垂直沟道结构的排数。

在一可选实施例中，每排所述第二垂直沟道结构包括沿所述第一方向间隔设置的若干第二垂直沟道结构单体。

在一可选实施例中，所述栅线分隔槽垂直贯穿所述栅极堆叠结构。

在一可选实施例中，所述栅线分隔槽到所述垂直沟道结构的最小距离包括第一距离和第二距离，其中，所述第一距离为所述主核心区中所述栅线分隔槽到所述垂直沟道结构的最小距离，所述第二距离为所述应力跳变区中所述栅线分隔槽到所述垂直沟道结构的最小距离，且所述第一距离小于所述第二距离。