[发明专利]具有键合和共享逻辑电路的存储器阵列在审
申请号: | 202010219899.1 | 申请日: | 2020-03-25 |
公开(公告)号: | CN112071827A | 公开(公告)日: | 2020-12-11 |
发明(设计)人: | R·法斯托;K·哈斯纳特;P·马吉;O·W·容格罗特;K·帕拉特 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H01L25/065 | 分类号: | H01L25/065;G11C5/12 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 戴开良 |
地址: | 美国加*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 具有 共享 逻辑电路 存储器 阵列 | ||
1.一种集成电路存储器,包括:
存储器阵列,其包括多个存储器单元;
逻辑电路;以及
层,其包括硅并具有至少3000埃的厚度,所述层在所述存储器阵列和所述逻辑电路之间。
2.根据权利要求1所述的集成电路存储器,其中:
所述存储器阵列包括第一侧壁和相对的第二侧壁;以及
所述层从所述第一侧壁延伸到所述第二侧壁。
3.根据权利要求1所述的集成电路存储器,其中,所述层还包括氧或氮中的至少一者。
4.根据权利要求1所述的集成电路存储器,其中,所述逻辑电路包括地址解码器、缓冲器、字线驱动器、位线驱动器、感测放大器、分压器、电荷泵和/或数字逻辑块中的一者或多者。
5.根据权利要求1所述的集成电路存储器,其中,所述逻辑电路包括:
在5伏特(V)到30V的范围内的第一电压处操作的第一一个或多个晶体管;以及
在0.9V到5V的范围内的第二电压处操作的第二一个或多个晶体管。
6.根据权利要求1所述的集成电路存储器,其中,所述逻辑电路包括互补金属氧化物半导体(CMOS)逻辑。
7.根据权利要求1所述的集成电路存储器,其中:
所述存储器阵列被包括在第一裸片中,所述第一裸片键合到包括所述逻辑电路的第二裸片;以及
所述层是在所述第一裸片和所述第二裸片之间的键合界面层。
8.根据权利要求1至7中的任一项所述的集成电路存储器,其中,所述存储器阵列是第一存储器阵列,所述层是第一层,所述集成电路存储器还包括:
第二存储器阵列,其中,所述逻辑电路在所述第一存储器阵列和所述第二存储器阵列之间;以及
第二层,其包括硅并具有至少3000埃的厚度,所述第二层在所述第二存储器阵列和所述逻辑电路之间。
9.根据权利要求8所述的集成电路存储器,其中:
所述第一存储器阵列被包括在第一裸片中,所述第一裸片键合到包括所述逻辑电路的第二裸片;
所述第二存储器阵列被包括在键合到所述第二裸片的第三裸片中;
所述第一层是在所述第一裸片和所述第二裸片之间的第一键合界面层;
所述第二层是在所述第三裸片和所述第二裸片之间的第二键合界面层;以及
所述逻辑电路的一个或多个逻辑部件由所述第一存储器阵列和所述第二存储器阵列共享。
10.根据权利要求1至7中任一项所述的集成电路存储器,其中,所述存储器阵列是第一存储器阵列,所述集成电路存储器还包括第二存储器阵列,其中:
所述第一存储器阵列和所述逻辑电路被包括在第一裸片中;
所述第二存储器阵列被包括在键合到所述第一裸片的第二裸片中;
所述层是在所述第一裸片和所述第二裸片之间的键合界面层;以及
所述逻辑电路在所述第一存储器阵列和所述第二存储器阵列之间,以及所述逻辑电路的一个或多个逻辑部件由所述第一存储器阵列和所述第二存储器阵列共享。
11.根据权利要求1至7中任一项所述的集成电路存储器,其中,所述层是第一层,所述集成电路存储器还包括:
与所述第一层直接接触的第二层,所述第二层包括硅,所述第二层在成分上不同于所述第一层。
12.根据权利要求11所述的集成电路存储器,还包括:
穿过所述第一层和所述第二层延伸的互连结构,
其中,所述互连结构具有穿过所述第二层和所述第一层的第一截面延伸的第一部分以及穿过所述第一层的第二截面延伸的第二部分,以及
其中,所述互连结构的所述第一部分相对于所述互连结构的所述第二部分偏移。
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