[发明专利]具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构

说明书

本发明描述了具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。例如，一种集成电路结构包括鳍状物上方的水平纳米线的垂直布置，所述鳍状物包括第一半导体层上的缺陷修改层和缺陷修改层上的第二半导体层。栅极堆叠体围绕水平纳米线的垂直布置。第一外延源极或漏极结构在水平纳米线的垂直布置的第一端部处，而第二外延源极或漏极结构在水平纳米线的垂直布置的第二端部处。

技术领域

本公开的实施例属于集成电路结构和处理领域，并且特别地，涉及具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构，以及制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法。

背景技术

过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管尺寸允许在芯片上结合增多数量的存储器或逻辑器件，从而制造出具有增大的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件性能的必要性变得越来越重要。

在集成电路器件的制作中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为它们的成本更低，并且因为它们能够实现较不复杂的三栅极制造工艺。在另一方面中，随着微电子器件尺寸缩小到10纳米(nm)节点以下，保持迁移率改进和短沟道控制在器件制造中提出了挑战。使用纳米线来制造器件提供了改进的短沟道控制。

然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并随着给定区域中制造的功能构建块的绝对数量增大，对用于对这些构建块进行图案化的光刻工艺的约束已经变得势不可挡。具体而言，在半导体堆叠中图案化出的特征的最小尺寸(临界尺寸)和这样的特征之间的间隔之间可能存在着折衷。

附图说明

图1A-图1E示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的方法中的各种操作的截面图。

图2示出了表示根据本公开的实施例的具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的截面图。

图3A-图3B示出了表示根据本公开的实施例的制造具有嵌入式GeSnB源极或漏极结构的全环栅集成电路结构的另一种方法中的各种操作的截面图。

图4A-图4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。

图5示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。

图6示出了根据本公开的实施例的针对非端盖架构(左侧(a))相较于针对自对准栅极端盖(SAGE)架构(右侧(b))的穿过纳米线和鳍状物截取的截面图。

图7示出了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。

图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。

图8B示出了根据本公开的实施例的沿a-a’轴线截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。

图8C示出了根据本公开的实施例的沿b-b’轴线截取的图8A的基于纳米线的集成电路结构的截面沟道视图。

图9示出了根据本公开的实施例的一种实施方式的计算装置。

图10示出了包括根据本公开的一个或多个实施例的内插器。

具体实施方式