[发明专利]一种FPGA数字滤波器及其实现方法

权利要求书

1.一种FPGA数字滤波器，其特征在于，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；

具体连接为：

三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；

所述寄存器组包括四个串联连接的寄存器；

高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。

2.根据权利要求1所述的FPGA数字滤波器，其特征在于，所述三重积分器由三个串联累加器构成。

3.根据权利要求1所述的FPGA数字滤波器，其特征在于，所述加减组合逻辑电路包括两个三输入的加法器及一个四输入的加减法器中。

4.根据权利要求3所述的FPGA数字滤波器，其特征在于，其中两个寄存器的输出端与两个三输入加法器连接，放大三倍后与另外两个寄存器的输出信号输入到一个四输入的加减法器中，得到输出结果。

5.根据权利要求1所述的FPGA数字滤波器，其特征在于，计数器控制数据存储的时间间隔为DR*T，T为高频时钟信号的周期。

6.一种基于权利要求1-5任一项所述的FPGA数字滤波器的实现方法，其特征在于，三重积分器以高频时钟为驱动时钟，输出经过累加后的信号值,三重积分器的后级输出连接到串联寄存器组的输入端,串联寄存器组以高频时钟为驱动时钟，在计数器发出的时间间隔相等的使能信号的控制下，将数据按队列方式先后存储在串联寄存器组的四个寄存器中,寄存器组的四个寄存器输出信号都输入至加减逻辑电路，最后从加减逻辑电路输出得到最后滤波后的信号。