[发明专利]一种FPGA数字滤波器及其实现方法

说明书

本发明公开了一种FPGA数字滤波器及其实现方法，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；所述寄存器组包括四个串联连接的寄存器，高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。本发明滤波器资源占用少，输出不会有较大的延迟。

技术领域

本发明涉及数字滤波器领域，具体涉及一种FPGA数字滤波器及其实现方法。

背景技术

Sinc3数字滤波器广泛应用于伺服控制系统。带宽是衡量一个伺服系统响应速度和加工能力的重要指标。要提高带宽，就要减小伺服控制周期的各个延迟环节。伺服所经常使用的sinc3数字滤波器，也是造成采样延迟的来源之一。目前常用的数字滤波器有两种。

第一种为ADI公司提供的FPGA的IP核，该IP核采用了先积分后微分的方法。

将传递函数G(z)做如下分解：

可见，该数字滤波器可以分为1个纯比例环节，3个离散累加器1/(1-z^-1)，以及3个间隔DR＝32个采样周期的微分器(1-z^-DR)串联获得。

采用的MCLKIN为FPGA电路输入时钟，一般为20MHZ。WORD_CLK为抽取时钟，由MCLKIN软件分频得到，其时钟周期为MCLKIN的DR＝32倍。假设MCLKIN的频率为20MHZ，周期50ns，那么WORD_CLK周期为1600ns，即1.6us。由于FPGA的常以寄存器为时序元件。因此在寄存器间的传输中，存在滞后一拍(即一个时钟周期的传输延迟)。

这种数字滤波器的实现方式会导致额外增加了3*MCLKIN*DR倍的纯延迟时间。如果加上传递函数导致的理想延迟：

τ_M为MCLKIN周期

那么在DR＝32的抽取率下，其总共的传输延迟(理想传递函数传输延迟+设计的数字控制器延迟)为7.15us。由倍数关系可知，当DR＝64时，延迟将为14us以上。该延迟对伺服实时控制系统(一般控制频率为10k)性能有着明显的影响。

如图4所示，第二种是采用传统FIFO(先入先出)传递函数实现方法(简称FIFO滤波器)，该方法也有比较明显的缺点，就是所用到的寄存器数量过大，当DR＝32时，需要用到3*DR＝96个寄存器组，IP核中每个寄存器组一般是由37个寄存器构成，所以相当于用到了96*37＝3552个寄存器。当DR抽取率较高时，将对FPGA资源产生极大的占用。

综上所述，第一种的原ADI公司的Sinc3滤波器，结构简单，但会引起多余的纯延迟，在伺服系统中，环路中的纯延迟会给伺服带宽造成很大的影响。第二种，FIFO sinc3滤波器不会造成多余的纯延迟，但是会造成很大的资源占用，不利于降低生产成本。

发明内容

为了克服现有技术存在的缺点与不足，本发明提供一种FPGA数字滤波器及其实现方法，具有低采样延迟及低资源占用率的优点。

本发明采用如下技术方案：

一种FPGA数字滤波器，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；

具体连接为：

三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；

所述寄存器组包括四个串联连接的寄存器；