[发明专利]编码型闪存结构及数据处理方法

说明书

本发明公开了一种编码型闪存结构及数据处理方法，该编码型闪存结构包括：输入模块、处理模块和输出模块，处理模块包括：闪存阵列，闪存阵列包括：W×B个浮栅晶体管和B条位线，W个浮栅晶体管沿第一方向排列构成阵列子单元，B个阵列子单元在第二方向上排列构成闪存阵列，其中B≥2，W≥2；B条位线在第二方向上相互平行设置，B条位线中的每条位线的一端在第一方向上与每个阵列子单元的一端的浮栅晶体管的源极或漏极对应相连。本发明的编码型闪存结构实现了在同一位线上存在多个浮栅晶体管处于工作状态，极大地提高了晶体管阵列的利用效率，从而进一步提高了闪存结构的数据处理效率。

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种基于计数器辅助实现矩阵向量乘法运算的编码型闪存结构及数据处理方法。

背景技术

在计算机科学领域中，数据处理(例如图像处理、数据降维等)可以依据半导体领域的存储器结构和基于存储器结构的运算方法来实现。例如，矩阵向量乘法运算是指输入为矩阵和向量，输出为向量的运算，可以应用于数据处理。例如，在神经网络中卷积层和全连接层中输入和权重的乘加运算能够以矩阵向量乘法的形式进行处理，因此提高矩阵向量乘法运算的效率对于神经网络应用至关重要。

在实际的神经网络数据处理应用过程中，卷积层和全连接层中的输入和权重数目非常巨大，数据处理任务量巨大，若利用传统的冯诺依曼计算架构实现，则数据在搬运过程就会消耗巨大的能量和时间。为解决此问题，现有的闪存结构通过辅以加法器的数字运算实现，但该结构中在同一位线上仅有一个浮栅晶体管工作，因此该结构中的晶体管阵列利用效率不足，数据处理效率提高有限。

发明内容

(一)要解决的技术问题

为解决现有技术中的闪存结构中浮栅晶体管阵列利用效率不足，无法进一步提高闪存结构的数据处理效率的技术问题，本发明公开了一种编码型闪存结构及数据处理方法。

(二)技术方案

本发明的再一个方面公开了一种编码型闪存结构，包括：输入模块、处理模块、输出模块，输入模块用于输入第一数据；处理模块与输入模块相连，接收第一数据并进行处理以获取第二数据；输出模块与处理模块相连，接收第二数据并输出；其中，处理模块包括：闪存阵列，闪存阵列包括：W×B个浮栅晶体管和B条位线，W个浮栅晶体管沿第一方向排列构成阵列子单元，B个阵列子单元在第二方向上排列构成闪存阵列，其中B≥2，W≥2；B条位线在第二方向上相互平行设置，B条位线中的每条位线的一端在第一方向上与每个阵列子单元的一端的浮栅晶体管的源极或漏极对应相连。

根据本发明的实施例，闪存阵列还包括：W条字线，在第一方向上相互平行设置，每条字线在第二方向上与B个浮栅晶体管的栅极相连。

根据本发明的实施例，输入模块包括：字线控制器，设置有W个输入端口，W条字线中的每条字线与W个输入端口中的每个输入端口一一对应相连。

根据本发明的实施例，编码型闪存结构还包括：B个第一选择管、第一选择线和源线，B个第一选择管中的每个第一选择管的一端与B个阵列子单元中的每个阵列子单元的另一端的浮栅晶体管的源极或漏极对应相连；第一选择线与B个第一选择管中的每个第一选择管在第二方向上相连；源线与B个第一选择管中的每个第一选择管的另一端相连。

根据本发明的实施例，编码型闪存结构还包括：B个第二选择管和第二选择线，B个第二选择管B个第二选择管中的每个第二选择管的一端与B个阵列子单元中的每个阵列子单元的一端的浮栅晶体管的源极或漏极对应相连；第二选择线与B个第二选择管中的每个第二选择管相连；其中，B条位线中每条位线的一端与B个第二选择管中的每个第二选择管的另一端相连。

根据本发明的实施例，B个阵列子单元构成在第二方向的B/2个阵列单元组，B/2个阵列单元组中的每个阵列单元组包括：第一阵列子单元和第二阵列子单元，第一阵列子单元和第二阵列子单元在第二方向上相邻设置。