[发明专利]用于密码计算的隐式完整性

权利要求书

1. 一种处理器，包括：

存储加密数据的存储器分级结构；以及

耦合到所述存储器分级结构的核，所述核包括执行下列操作的电路：

访问所述存储器分级结构中存储的所述加密数据；

对所述加密数据进行解密，以产生解密数据；

对所述解密数据执行熵测试；以及

基于所述熵测试的结果来更新处理器状态。

2.如权利要求1所述的处理器，其中执行所述熵测试的所述电路将执行操作集合，所述操作集合包括下列操作中的至少一个：

确定所述解密数据中其值彼此相等的数据实体的数量；

确定所述解密数据中其值彼此相等的相邻数据实体的数量；

确定所述解密数据中其值等于来自特殊值集合的至少一个特殊值的数据实体的数量；以及

确定n个最高数据实体值频率的总和。

3.如权利要求2所述的处理器，其中执行所述熵测试的所述电路进一步：

基于通过所述操作所确定的数量与相应阈值的比较来生成所述操作集合中的每个操作的布尔输出；

对所生成的布尔输出执行逻辑OR操作；以及

基于所述逻辑OR操作的输出来更新所述处理器状态。

4.如权利要求2所述的处理器，其中执行所述熵测试的所述电路进一步：

对每个操作基于通过所述操作所确定的数量来确定熵索引；

确定所确定的熵索引中的最大熵索引；

将所述最大熵索引与阈值进行比较；以及

基于所述比较来更新所述处理器状态。

5.如权利要求2所述的处理器，其中所述数据实体包括字节、16位字、32位双字和半字其中之一。

6.如权利要求2所述的处理器，其中确定n个最高数据实体值频率的所述总和的所述电路执行下列操作中的一个或多个：

确定n个最高半字频率的总和；

确定n个最高的最高有效半字频率的总和；以及

确定n个最高的最低有效半字频率的总和。

7.如权利要求6所述的处理器，其中n=2。

8.如权利要求1-7中任一项所述的处理器，其中所述处理器进一步包括RFLAGS寄存器，且所述核电路将通过更新所述RFLAGS寄存器中的位来更新所述处理器状态。

9.如权利要求1-7中任一项所述的处理器，其中所述处理器进一步包括型号特定寄存器(MSR)，且所述核电路将通过在所述MSR中存储与所述解密数据中检测到的一个或多个模式及展示所述一个或多个模式的实体的数量有关的信息来更新所述处理器状态。

10.如权利要求1-7中任一项所述的处理器，其中所述处理器进一步包括型号特定寄存器(MSR)，且所述核电路将通过在所述MSR中存储通过所述熵测试所确定的熵的至少一个量度来更新所述处理器状态。

11.如权利要求1-7中任一项所述的处理器，其中所述存储器分级结构包括1级(L1)高速缓存、2级(L2)高速缓存和3级(L3)高速缓存中的一个或多个。

12.一种方法，包括：

在处理器核接收来自存储器分级结构的加密数据；

对所述处理器核中的所述加密数据进行解密；

确定所解密数据是否具有低熵；以及

基于所述数据具有低熵的确定来更新一个或多个处理器寄存器值。

13.如权利要求12所述的方法，其中确定所解密数据是否具有低熵包括执行下列操作中的至少一个：

确定所解密数据中其值彼此相等的数据实体的数量；

确定所解密数据中其值彼此相等的相邻数据实体的数量；

确定所解密数据中其值等于来自特殊值集合的至少一个特殊值的数据实体的数量；以及

确定n个最高数据实体值频率的总和。