[发明专利]静电放电保护电路

权利要求书

1.一种静电放电保护电路，其特征在于，包括：

脉冲检测单元，用于检测静电脉冲信号，其第一端连接第一电压，第二端连接第二电压，第三端输出脉冲检测信号；

延迟单元，用于延迟或增强所述脉冲检测信号的驱动能力，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述脉冲检测单元的第三端，第四端输出第一延迟信号，第五端输出第二延迟信号；所述延迟单元包括：第一反相器，所述第一反相器的第一端作为所述延迟单元的第三端，所述第一反相器的第二端连接所述第一电压，所述第一反相器的第三端连接所述第二电压，所述第一反相器的第四端作为所述延迟单元的第四端；第二反相器，所述第二反相器的第一端与所述第一反相器的第四端相连接，所述第二反相器的第二端连接所述第一电压，所述第二反相器的第三端连接所述第二电压，所述第二反相器的第四端作为所述延迟单元的第五端；

控制单元，用于根据所述第一延迟信号和所述第二延迟信号产生控制信号，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述延迟单元的第五端，第四端连接所述延迟单元的第四端，第五端输出控制信号；

泄放单元，用于根据所述控制信号打开或关闭静电电荷泄放通路，其第一端连接所述第一电压，第二端连接所述第二电压，第三端连接所述控制单元的第五端。

2.根据权利要求1所述的静电放电保护电路，其特征在于，所述脉冲检测单元包括电阻和电容，所述电阻的第一端作为所述脉冲检测单元的第一端，所述电阻的第二端作为所述脉冲检测单元的第三端，所述电容的第一端连接所述电阻的第二端，所述电容的第二端作为所述脉冲检测单元的第二端。

3.根据权利要求2所述的静电放电保护电路，其特征在于，所述电阻为多晶硅电阻或掺杂区电阻。

4.根据权利要求2所述的静电放电保护电路，其特征在于，所述电容为金属-介电层-金属电容或MOS电容。

5.根据权利要求2所述的静电放电保护电路，其特征在于，所述电阻的阻值和所述电容的容值的乘积为0.01us～1us。

6.根据权利要求1所述的静电放电保护电路，其特征在于，

所述第一反相器包括第一PMOS管及第一NMOS管；所述第一PMOS管的栅极与所述第一NMOS管的栅极相连接共同作为所述第一反相器的第一端，所述第一PMOS管的源极作为所述第一反相器的第二端，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接共同作为所述第一反相器的第四端；所述第一NMOS管的源极作为所述第一反相器的第三端；

所述第二反相器包括第二PMOS管及第二NMOS管；所述第二PMOS管的栅极与所述第二NMOS管的栅极相连接共同作为所述第二反相器的第一端，所述第二PMOS管的源极作为所述第二反相器的第二端，所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接共同作为所述第二反相器的第四端，所述第二NMOS管的源极作为所述第二反相器的第三端。

7.根据权利要求1所述的静电放电保护电路，其特征在于，所述控制单元包括：

第三PMOS管，所述第三PMOS管的源极连接第一电压；

第三NMOS管，所述第三NMOS管的栅极与所述第一反相器的第四端相连接，所述第三NMOS管的漏极与所述第三PMOS管的漏极相连接，所述第三NMOS管的源极连接第二电压；

第四PMOS管，所述第四PMOS管的栅极与所述第三PMOS管的漏极及所述第三NMOS管的漏极相连接，所述第四PMOS管的源极连接第一电压；

第四NMOS管，所述第四NMOS管的栅极与所述第二反相器的第四端相连接，所述第四NMOS管的漏极与所述第四PMOS管的漏极及所述第三PMOS管的栅极相连接以共同作为所述控制单元的第五端。

8.根据权利要求1所述的静电放电保护电路，其特征在于，所述泄放单元包括泄放晶体管。

9.根据权利要求8所述的静电放电保护电路，其特征在于，所述泄放晶体管包括NMOS管，所述泄放晶体管的栅极作为所述泄放单元的第三端，所述泄放晶体管的漏极作为所述泄放单元的第一端，所述泄放晶体管的源极作为所述泄放单元的第二端。