[发明专利]一种堆叠电容、闪存器件及其制造方法

说明书

本发明提供了一种堆叠电容、闪存器件及其制造方法。本发明所提供的闪存器件中的堆叠电容具有存储晶体管的结构，至少包括衬底以及沿衬底高度方向由低到高依次堆叠在衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，形成堆叠电容的层间介质层包括沿衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；堆叠电容还包括引出控制栅极层的第一接触和引出浮栅极层的第二接触，以使浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板。本发明还提供了上述结构的制造方法。本发明所提供的堆叠电容的单元面积电容值被有效提高，在保证性能稳定性的情况下缩减了器件尺寸。本发明所提供的制造方法与现有工艺兼容，不增加制造成本。

技术领域

本发明涉及半导体领域，尤其涉及基于浮栅极的闪存器件结构及其制造工艺。

背景技术

闪存由于其具有高密度、低价格和电可编程/擦除的优点已被广泛作为非易失性记忆体应用的最优选择。闪存中需要用到一些电容结构，现有技术中的电容结构包括二极管、MOS电容等。这些电容使用器件中的不同组成部分构成，例如，对于闪存中的1.8V/5V器件区域，会使用1.8V或是5.0V器件的势阱与源漏区进行组合来形成电容。

与此同时，自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。

正是由于对小尺寸芯片的需求，半导体器件的制造流程需要将各个电路元件进行面积的缩减。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。

对于闪存结构而言，其逻辑区域是器件的核心区域之一，在不同技术节点下，逻辑区域占据整个晶圆面积的占比随器件闪存单元(cell)技术节点的缩减而增减。请参考图1，图1示出了Nor Flash在不同节点下其逻辑区域所占比例的对比图。从图1中可以看出，虽然Nor Flash的逻辑区域的所占比例随着产品容量的增加而降低，但对于相同容量的不同技术节点而言(图中示出了55nm、55nm和65nm三代节点)，Nor Flash的逻辑区域的所占比例随着技术节点的缩减而增减。这对于实现整体芯片面积的缩减是个限制性因素，因此，亟需要对于如何缩减逻辑区域进行研究。为了缩减逻辑区域，降低逻辑区域的占比，从而达到节省晶圆面积的作用，考虑有效提高电容结构的单元面积电容值的做法不失可行性。

因此，亟需要一种堆叠电容结构、闪存器件及其制造方法，能够有效提高电容结构的单元面积电容值，从而能够起到降低电容结构的所占面积，达到节省晶圆面积的作用。同时，还需要一并保证电容结构电容值的稳定性，以避免对电路的性能造成负面影响。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

为了解决现有技术中存在的上述问题，本发明提供了一种堆叠电容，上述堆叠电容具有闪存器件中存储晶体管的结构，至少包括衬底以及沿上述衬底高度方向由低到高依次堆叠在上述衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，

形成上述堆叠电容的层间介质层包括沿上述衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；

上述堆叠电容还包括引出上述控制栅极层的第一接触和引出上述浮栅极层的第二接触，以使上述浮栅极层和上述控制栅极层在外加电压下构成上述堆叠电容的一对极板。