[发明专利]一种低复杂度的近阈值异或单元

说明书

本发明涉及一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路，其中电路结构仅采用7个晶体管，不仅结构简单，而且在近阈值状态下具有很好的功能稳定性。

技术领域

本发明涉及芯片近阈值技术领域，特别是涉及一种低复杂度的近阈值异或单元。

背景技术

随着物联网、医疗电子、智能监测等应用领域的兴起，涌现出很多极低功耗的应用场景。近阈值技术实现芯片极低功耗的最有效技术，能够带来芯片功耗数量级的降低，在近十多年引起了广泛的关注和研究。近阈值技术虽然有效，但同时也带来了严峻的挑战，如性能下降、稳定性降低、工艺敏感等。

为提高近阈值状态下的电路稳定性，往往需要在传统结构的基础上，增加一些辅助电路。虽然提升了近阈值状态下的电路稳定性，但同时也增加了电路的复杂程度，造成面积增大的同时，也在一定程度上削弱了功耗优化的效果。

发明内容

本发明的目的是提供一种低复杂度的近阈值异或单元，结构简单，并且能够稳定工作在近阈值状态。

为实现上述目的，本发明提供了如下方案：

一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路。

可选的，所述同或逻辑电路包括第一PMOS(MP1)、第二PMOS(MP2)、第三PMOS(MP3)、第一NMOS(MN1)和第二NMOS(MN2)；

所述第一PMOS(MP1)的源极接电源电压(VDD)，栅极接第一信号输入端(A)，漏极接第三PMOS(MP3)的源极；

所述第二PMOS(MP2)的源极接电源电压(VDD)，栅极接信号输出端(XOR)，漏极分别接所述第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；

所述第三PMOS(MP3)的源极接第一PMOS(MP1)的漏极，栅极接第二信号输入端(B)，漏极分别接所述第二PMOS(MP2)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；

所述第一NMOS(MN1)的源极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第二NMOS(MN2)的漏极，栅极接第二信号输入端(B)，漏极接第一信号输入端(A)；

所述第二NMOS(MN2)的源极接第二信号输入端(B)，栅极接第一信号输入端(A)，漏极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第一NMOS(MN1)的源极。

可选的，所述输出反相器电路包括第四PMOS(MP4)和第三NMOS(MN3)；

所述第四PMOS(MP4)的源极接电源电压(VDD)，漏极接第三NMOS(MN3)的漏极；栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第三NMOS(MN3)的栅极；

所述第三NMOS(MN3)的源极接地，漏极接第四PMOS(MP4)的漏极，栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第四PMOS(MP4)的栅极。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明公开了一种低复杂度的近阈值异或单元，采用传输管结构实现异或逻辑，对于两个输入同时为0的情况，通过一条上拉路径实现全摆幅输出，对于同时为1的情况，采用反馈PMOS管实现全摆幅输出。本发明仅采用7个晶体管，面积缩小超过50％，同时，该结构结合传输管逻辑和反馈PMOS电路，在近阈值状态下具有很好的功能稳定性。

附图说明