[发明专利]一种存储器感应电压测试电路及测试方法

说明书

本申请提供一种存储器感应电压测试电路及测试方法，所述测试电路包括电压传输模块，利用页缓冲器中的SO节点的电压即为锁存器的第二输入端的翻转电压，再基于锁存器的对称性，等价到锁存器第一输入端rst_sa_latch节点上的电压，最后利用电压传输模块，在测试时，将电压传输模块的第一输入端电压传输至锁存器的第一输入端，从而测试得到电压传输模块的第一输入端电压即可得到翻转电压大小。即利用电压传输模块的第一输入端电压传输到锁存器的第一输入端上，进而测试翻转电压，实现SO节点的实际翻转电压大小的测试。

技术领域

本发明涉及半导体器件测试技术领域，尤其涉及一种存储器感应电压测试电路及测试方法。

背景技术

3D NAND Flash的页缓冲器用于存储对阵列执行编程验证操作或读操作之后的数据。3D NAND Flash编程方式采用增量步进编程脉冲(Incremental Step Program Pulse，ISPP)进行编程。

如图1所示为页缓冲器结构示意图；包括锁存器S、预充电路C1、MOS电路C2和电容Cso，其中，所述锁存器S包括：第一反相器F1、第二反相器F2、第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4；如图1所示，第一反相器F1的输入端与第二反相器F2的输出端相连，并与第三晶体管 M3的第一端相连，第三晶体管M3的第二端与第四晶体管M4的第二端、第一晶体管M1的第一端和第二晶体管M2的第一端相连；第一晶体管M1的控制端作为锁存器的第一输入端rst_sa_latch；第三晶体管M3的控制端作为锁存器的第三输入端set_s；第四晶体管M4的第一端与第一反相器的输出端、第二反相器的输入端相连，第四晶体管M4的控制端作为锁存器的第四输入端rst_s；第一晶体管M1和第二晶体管M2的第二端均接地；第二晶体管M2的控制端作为锁存器的第二输入端——也即翻转电压(也即感应电压)节点V_trip；第二晶体管M2的控制端同时与电容C_so的一个极板相连，并同时与预充电路的输出端和 MOS电路的输入端相连，图1中采用节点SO表示。所述MOS电路的输出端与存储单元的位线BL_INT相连。

如图2所示，为读操作时存储单元的电压偏置方式。请参见图1和图2，在执行编程验证或读操作之前，预充电路(Precharge circuit)会将SO节点充电至VDD电压，之后关断预充电路。而在对存储单元施加编程验证电压或读电压时，SO节点通过存储单元进行放电，放电时间为t_SODev，放电电流为I_{ch_ref}。放电结束后，给锁存器的第四输入端rst_s或第三输入端set_s高电平脉冲后存储单元信息记录到S锁存器中。

其中，锁存器翻转电压V_trip定义为：给第四输入端rst_s或第三输入端set_s 高电平脉冲后能够使S latch锁存器值翻转的最小SO节点电压。

典型工艺角下锁存器翻转电压V_{trip_TT}满足如下公式：ΔV_SO＝VDD- V_{trip_TT}＝t_SODev*I_{ch_ref}/C_so，其中，ΔV_SO指SO节点经过放电时间t_SODev前后的电压变化量，执行编程验证或读操作之前，预充电路会先把SO节点充电至VDD。

但是由于工艺偏差往往导致实际翻转电压V_trip高于典型工艺角下的 V_{trip_TT}，同一验证电压下，典型工艺角下能够验证通过的存储单元在V_trip变高之后可能会验证不通过，导致需要施加更高的编程电压使对应的存储单元的阈值电压被编的更高。