[发明专利]半导体器件及其制造方法在审

专利信息
申请号: 202010237970.9 申请日: 2020-03-30
公开(公告)号: CN111799325A 公开(公告)日: 2020-10-20
发明(设计)人: 长濑仙一郎;可知刚;星野义典 申请(专利权)人: 瑞萨电子株式会社
主分类号: H01L29/40 分类号: H01L29/40;H01L29/06;H01L29/786;H01L21/336
代理公司: 北京市金杜律师事务所 11256 代理人: 李辉;郭星
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 半导体器件 及其 制造 方法
【说明书】:

本公开涉及半导体器件及其制造方法。在从半导体衬底SUB的第一主表面到达预定深度的深沟槽DTC中,形成包括插塞PUG和场板FP的多个柱状导体CCB。沿着深沟槽DTC的侧壁表面形成p型杂质层PIL。在插塞PUG的底部与p型杂质层PIL的底部之间,场板FP和p型杂质层PIL被定位为经由插入其间的绝缘膜FIF彼此面对。在p型杂质层PIL的底部与场板FP的底部之间,场板FP和半导体衬底SUB的n型漂移层NDL被定位为经由插入其间的绝缘膜FIF彼此面对。

相关申请的交叉引用

于2019年4月2日提交的日本专利申请No.2019-070450的公开(包括说明书、附图和摘要)通过引用整体合并于此。

技术领域

本发明涉及一种半导体器件及其制造方法,并且本发明可以适当地用于例如具有场板结构和超结结构的半导体器件中。

背景技术

在电力系统的半导体器件中,使用场板结构作为用于获取低传导电阻(导通电阻)和高耐压的结构。专利文献1和2公开了例如具有场板结构的半导体器件。

在电力系统的半导体器件中,为了降低导通电阻,需要增加漂移层(例如,n型漂移层)的杂质浓度。然而,当增加漂移层的杂质浓度时,存在击穿电压降低的问题。在场板结构的半导体器件中,电场强度增加,并且可以在不增加漂移层的杂质浓度的情况下改善漂移层的击穿电压。

公开了以下技术。

[专利文献1]日本未审查专利申请公开No.2012-059943

[专利文献2]国际专利公开No.P2011-512677A

发明内容

在电力系统的半导体器件中,需要进一步的高耐压和低导通电阻。从本说明书的描述和附图,其他目的和新颖特征将变得很清楚。

解决问题的手段

根据一个实施例的一种半导体器件包括第一导电类型的半导体衬底、第一电极、第二电极、多个柱状导体、第二导电类型的第一杂质区域、第二导电类型的第二杂质区域、第一导电类型的第三杂质区域和栅电极。半导体衬底具有第一主表面和第二主表面,并且第一电极形成在第一主表面的一侧,并且第二电极形成在第二主表面的一侧。多个柱状导体电连接到第一电极,并且从半导体衬底的第一主表面形成到第一深度。对于多个柱状导体中的每个柱状导体,在从半导体衬底的第一主表面起比第一深度浅的第二深度上,第二导电类型的第一杂质区域以围绕柱状导体的方式形成,并且电连接到第一电极。第二导电类型的第二杂质区域从半导体衬底的第一主表面形成到比第二深度浅的第三深度,并且电连接到第一电极。第一导电类型的第三杂质区域从第二杂质区域的第一主表面的一侧形成到比第三深度浅的第四深度,并且电连接到第一电极。栅电极经由栅电介质膜形成在栅极沟槽中以穿透第三杂质区域和第二杂质区域,该栅极沟槽从第一主表面到达第一导电类型的半导体衬底的一部分。第一杂质区域分别与第一导电类型的半导体衬底的部分和第二杂质区域接触。多个柱状导体中的每个柱状导体包括场板,从半导体衬底的第一主表面来看,场板从比第二深度浅的第五深度形成到第一深度,并且经由绝缘膜形成在第一导电类型的半导体衬底中。在第五深度与第二深度之间,场板和第一杂质区域彼此面对,其中绝缘膜介于它们之间。在第二深度与第一深度之间,场板和第一导电类型的半导体衬底彼此面对,其中绝缘膜介于它们之间。

根据另一实施例的一种制造半导体器件的方法包括以下步骤。

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