[发明专利]非晶硅结构的制造方法

说明书

本发明公开了一种非晶硅结构的制造方法，包括步骤：步骤一、在表面具有图形结构的半导体衬底表面上形成非晶硅层；步骤二、在非晶硅层的表面形成第一氧化硅层，第一氧化硅层中至少包括一层采用FCVD工艺生长的FCVD氧化硅子层；利用FCVD工艺使第一氧化硅层表面平坦化；步骤三、进行退火使FCVD氧化硅子层致密化；步骤四、采用等向性刻蚀工艺对第一氧化硅层和非晶硅层进行刻蚀并停止在非晶硅层的目标厚度上。本发明能简化非晶硅层的平坦化和厚度控制工艺并降低工艺难度，能提高器件电学性能和电性匹配度以及提高产品良率，适用于技术节点不断缩小的需要。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种非晶硅结构的制造方法。

背景技术

现有先进逻辑芯片鳍式场效晶体管(FinFET)工艺中，栅极厚度控制是电性的关键要素。目前非晶硅栅极制作的混合层工艺复杂，最终定义非晶硅栅极高度的等向性刻蚀需同时移除三种不同材质薄膜，对刻蚀工艺和负载效应控制难度较大。若芯片内负载效应过大，有机会引发器件电性不匹配，或偏离设计目标导致测试失败，冲击产品良率。现在结合附图说明如下，如图1A至图1D所示，是现有非晶硅结构的制造方法各步骤中的器件结构示意图；现有非晶硅结构的制造方法包括如下步骤：

步骤一、如图1A所示，提供表面具有图形结构的半导体衬底101，在所述半导体衬底101表面上形成非晶硅层104，所述图形结构使所述非晶硅层104具有不平坦表面。图1A中所述非晶硅层104还采用A-Si表示。

通常，所述半导体衬底101包括硅衬底，图1A中硅衬底101还采用Si表示。

在所述半导体衬底101上形成有多个鳍体102，所述鳍体102由对所述半导体衬底101进行刻蚀形成的条形结构；所述鳍体102之间的间隔区域中形成有顶部表面低于所述鳍体102顶部表面的第二氧化层103。所述第二氧化层103采用流体化学气相沉积(FlowableCVD，FCVD)工艺生长，图1A中所述第二氧化层103还采用FCVD Ox表示。

部分所述鳍体102被截断，截断后的所述鳍体102表面和所述第二氧化层103表面相平。

所述图形结构包括所述鳍体102和所述鳍体102之间的间隔区域组成的不平坦结构。由图1A所示可知，在所述鳍体102被截断的区域以及所述鳍体102之间的较大的间隔区域中，所述非晶硅层104的表面会形成如虚线圈105所示的凹陷结构。

步骤二、如图1B所示，在所述非晶硅层104的表面依次形成氮化硅层106和氧化层107。

图1A中所述氮化硅层106还采用SIN表示。所述氧化层107还采用TEOS Ox表示，其中的TEOS表示所述氧化层107的形成工艺中的硅源采用TEOS材料，Ox表示氧化层。

现有方法中，采用氮化硅层106是为了以氮化硅层106作为所述氧化层107的选择性化学机械研磨工艺(CMP)的停止层，从而实现平坦化，故现有方法中，氮化硅层106是必不可少的。

步骤三、如图1C所示，以氮化硅层106作为停止层，对所述氧化层107进行选择性CMP。CMP后，所述氧化层107仅保留在所述凹陷结构105中且和所述氮化硅层106的表面相平。

步骤四、如图1D所示，采用等向性刻蚀工艺对所述氧化层107、所述氮化硅层106和所述非晶硅层104进行刻蚀，所述等向性刻蚀工艺对所述氧化层107、所述氮化硅层106和所述非晶硅层104刻蚀速率相等，所述等向性刻蚀工艺将所述氧化层107和所述氮化硅层106全部去除且刻蚀停止在所述非晶硅层104的目标厚度上，由刻蚀后的所述非晶硅层104组成非晶硅结构。

由图1D所示可知，所述等向性刻蚀工艺需对三种材料即所述氧化层107、所述氮化硅层106和所述非晶硅层104的刻蚀速率进行控制，刻蚀工艺和负载效应控制难度较大。若芯片内负载效应过大，有机会引发器件电性不匹配，或偏离设计目标导致测试失败，冲击产品良率。