[发明专利]一种用于增强运算放大器压摆率的电路

权利要求书

1.一种用于增强运算放大器压摆率的电路，其特征在于，所述电路包括信号控制电路和电流产生电路，所述电流产生电路生成第一、第二和第三辅助电流，所述第一辅助电流设置在运算放大器的电源端与同相输出端之间，所述第二辅助电流设置在所述运算放大器的同相输出端与地端之间，所述第三辅助电流设置在所述运算放大器的所述电源端与反相输出端之间；通过所述信号控制电路控制所述第一、第二和第三辅助电流的导通和关断，其中，当所述运算放大器的所述同相输入端与所述反相输入端的电压差大于正阈值时，所述第一辅助电流导通，所述第二和第三辅助电流关断；当所述运算放大器的所述同相输入端与所述反相输入端的电压差小于负阈值时，所述第一辅助电流关断，所述第二和第三辅助电流导通。

2.如权利要求1所述的用于增强运算放大器压摆率的电路，其特征在于，所述信号控制电路连接所述运算放大器的反相和同相输入端，对所述反相和同相输入端的电压信号进行放大并整形输出数字控制信号，所述数字控制信号用于控制所述第一、第二和第三辅助电流的导通和关断。

3.如权利要求2所述的用于增强运算放大器压摆率的电路，其特征在于，所述信号控制电路包括：第一至第八NMOS晶体管、第一至第十二PMOS晶体管、第一和第二反相器及第一至第三电阻；

所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接第一参考电流，所述第一、第二、第五至第八及第十一至第十二PMOS晶体管的源极连接电源端；

所述第二PMOS晶体管的漏极连接所述第三和第四PMOS晶体管的源极相连；

所述第三PMOS晶体管的栅极连接所述运算放大器的反相输入端，所述第三PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极、所述第三NMOS晶体管的源极及所述第四NMOS晶体管的栅极；

所述第四PMOS晶体管的栅极连接所述运算放大器的同相输入端，所述第四PMOS晶体管的漏极连接所述第二NMOS晶体管的漏极、所述第四NMOS晶体管的源极及所述第三NMOS晶体管的栅极；

所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的漏极之间依次连接所述第一至第三电阻，所述第一NMOS晶体管的栅极连接于所述第一和第二电阻之间的节点，所述第二NMOS晶体管的栅极连接于所述第二和第三电阻之间的节点；

所述第三NMOS晶体管的漏极连接所述第五PMOS晶体管的栅极与所述第七PMOS晶体管的栅极和漏极；

所述第四PMOS晶体管的漏极连接所述第八PMOS晶体管的栅极与所述第六PMOS晶体管的栅极和漏极；

所述第五PMOS晶体管的漏极连接所述第五NMOS晶体管的漏极、所述第六NMOS晶体管的栅极及所述第一反相器的输入端；

所述第六PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极、所述第五NMOS晶体管的栅极及所述第二反相器的输入端；

所述第一反相器的输出端连接所述第九PMOS晶体管的栅极和所述第七NMOS晶体管的栅极；

所述第九PMOS晶体管的源极连接所述第十一PMOS晶体管的漏极，所述第九PMOS晶体管的漏极与所述第七NMOS晶体管的漏极相连并连接第一控制信号；

所述第二反相器的输出端连接所述第十PMOS晶体管的栅极和所述第八NMOS晶体管的栅极；

所述第十PMOS晶体管的源极连接所述第十二PMOS晶体管的漏极，所述第十PMOS晶体管的漏极与所述第八NMOS晶体管的漏极相连并连接所述第二控制信号；

所述第五至第八NMOS晶体管的源极连接地端；

所述第十一和第十二PMOS晶体管的栅极连接第三控制信号。

4.如权利要求3所述的用于增强运算放大器压摆率的电路，其特征在于，当所述运算放大器的所述同相输入端与所述反相输入端的电压差大于正阈值时，所述第二控制信号为高电平，所述第一控制信号为低电平，所述第一辅助电流导通，所述第二和第三辅助电流关断。

5.如权利要求4所述的用于增强运算放大器压摆率的电路，其特征在于，所述正阈值为大于100mV。