[发明专利]一种基于PD控制的延迟锁相环及其控制方法

权利要求书

1.一种基于PD控制的延迟锁相环，其特征在于，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。

2.根据权利要求1所述的一种基于PD控制的延迟锁相环，其特征在于，所述PD控制模块用于确定可变模分频模块中分频系数更新值N_new，其中，该分频系数更新值N_new表示如下：

N_new＝N_cur+K_p(ERR_cur)+K_d(ERR_cur–ERR_pre),

其中，K_p为比例系数，K_d为微分系数，ERR_cur为参考时钟Refclk和锁相输出时钟Dllclk当前周期的相位误差信息，ERR_pre为存储的参考时钟Refclk和锁相输出时钟Dllclk前一个周期的相位误差信息，N_cur为可变模分频模块中分频系数的当前值。

3.根据权利要求2所述的一种基于PD控制的延迟锁相环，其特征在于，所述参考时钟上升沿检测模块用于确定参考时钟Refclk上升沿到来的时刻；所述锁相输出时钟上升沿检测模块用于确定锁相输出时钟Dllclk上升沿到来的时刻。

4.根据权利要求3所述的一种基于PD控制的延迟锁相环，其特征在于，所述误差计数模块根据参考时钟Refclk上升沿到来的时刻和锁相输出时钟Dllclk上升沿到来的时刻来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息。

5.根据权利要求1-4任一项所述的一种基于PD控制的延迟锁相环，其特征在于，所述初始化模块用于确定可变模分频模块中分频系数的初始值N_init。

6.根据权利要求1-4所述的一种基于PD控制的延迟锁相环，其特征在于，所述可变模分频模块根据分频系数对系统时钟Sysclk进行分频输出锁相输出时钟Dllclk。

7.权利要求1-6任一项所述的延迟锁相环的控制方法，其特征在于，该方法包括：

步骤S1，延迟锁相环进行复位，进入工作状态；

步骤S2，初始化模块计数了一个参考时钟Refclk周期时间后，输出计数值N_init给可变模分频模块作为可变模分频模块的分频系数初始值，然后停止工作；

步骤S3，可变模分频模块根据分频系数初始值N_init输出锁相输出时钟Dllclk；

步骤S4，参考时钟上述沿检测模块对参考时钟Refclk的上升沿进行检测，同时锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测；

步骤S5，误差计数模块对参考时钟上升沿检测模块的输出和锁相输出时钟上升沿检测模块的输出进行处理，得到参考时钟和锁相输出时钟的相位误差信息并将其输出至PD控制模块；

步骤S6，PD控制模块利用相位误差信息计算得到分频系数更新值并将其输出至可变模分频模块；

步骤S7，可变模分频模块根据分频系数更新值生成对应的时钟波形即为锁相输出时钟Dllclk并将其反馈到锁相输出时钟上升沿检测模块的输入端，形成控制环路。