[发明专利]一种基于PD控制的延迟锁相环及其控制方法

说明书

本发明公开了一种基于PD控制的延迟锁相环及其控制方法，本发明的延迟锁相环包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；本发明利用引入的高速时钟和PD控制模块，来取代器件延时线和相位选择器。本发明能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。

技术领域

本发明涉及锁相环技术领域，具体涉及一种基于PD控制的延迟锁相环及其控制方法。

背景技术

随着集成电路的发展，时钟质量越来越成为人们关注的重点。DLL(Delay-LockedLoop),即延迟锁相环，被广泛地用于芯片内部时钟的控制，例如时钟延时消除、倍频分频和时钟校正等方面。

DLL通过调整延迟线上的延迟时间，使得DLL的输出时钟(Dllclk)和参考时钟(Refclk)的上升沿对齐，完成锁相的功能。图2是DLL的功能示意图。在没有DLL锁相的电路中，输出时钟(Actclk)的上升沿滞后参考时钟(Refclk)的上升沿actual_delay时间，此时，输出时钟(Actclk)的相位落后于参考时钟(Refclk)的相位；引入DLL后，输出时钟(Dllclk)的上升沿被延时added_delay时间，使得输出时钟(Dllclk)的上升沿与参考时钟(Refclk)的上升沿对齐，二者的相位差为零，实现锁相的目的。

传统的DLL主要通过器件延时线和相位选择器来实现时钟上升沿对齐的功能。图3为传统DLL的结构框图。理想的延迟线由一系列固定延时时间的延时单元串联组成；相位选择器根据输出时钟(Dllclk)和参考时钟(Refclk)二者的相位误差，自动调节延时单元的个数，使得输出时钟(Dllclk)的上升沿被推迟到合适的时间，实现锁相的功能。

传统DLL的实现方法存在一些缺点。首先，参考时钟(Refclk)的频率被延时线的长度所限制，这意味着参考时钟(Refclk)的频率不能很低，否则延时线的长度会变得很长；过长的延迟线会占用较大的面积，也会造成功耗的增加。并且，在FPGA实现过程中,是无法保证综合后的每个延时单元的延时时间是一致的，这会使得相位选择器要求的延时时间不可控,导致实际延迟时间可能超过要求的延时时间，系统就进入失锁状态。

发明内容

为了解决传统DLL存在的缺陷，本发明提供了一种基于PD控制的延迟锁相环。本发明利用引入的高速时钟和PD控制算法，来取代器件延时线和相位选择器。本发明能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。

本发明通过下述技术方案实现：

一种基于PD控制的延迟锁相环，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。

优选的，本发明的PD控制模块用于确定可变模分频模块中分频系数更新值N_new，其中，该分频系数更新值N_new表示如下：

N_new＝N_cur+K_p(ERR_cur)+K_d(ERR_cur–ERR_pre),