[发明专利]半导体存储器装置

说明书

半导体存储器装置包括存储器单元阵列和连接至存储器单元阵列的位线。半导体存储器装置还包括与位线交叠并且与位线间隔开不同距离的第一上线和第二上线。

技术领域

本公开总体上涉及一种半导体存储器装置，并且更具体地，涉及一种三维半导体存储器装置。

背景技术

半导体存储器装置包括能够存储数据的存储器单元。为了提高存储器单元的集成度，已经提出了三维半导体存储器装置。

三维半导体存储器装置可以包括通过在垂直方向上延伸的沟道结构串联连接的多个存储器单元。可以通过使用栅极诱导漏极泄漏(GIDL)电流产生空穴的GIDL擦除操作来擦除三维半导体存储器装置的存储器单元中存储的数据。

发明内容

根据本公开的实施方式，一种半导体存储器装置包括：形成在基板上的公共源极线；形成在公共源极线上的存储器单元阵列；连接到存储器单元阵列的位线；以及延伸以与位线交叠的绝缘层。绝缘层包括第一区域和第二区域，其中，第一区域中的绝缘层的厚度比第二区域中的绝缘层的厚度薄。半导体存储器装置还包括与绝缘层的第一区域交叠的第一上线(upper line)和与绝缘层的第二区域交叠的第二上线。

根据本公开的另一实施方式，一种半导体存储器装置包括：形成在基板上的公共源极线；形成在公共源极线上的存储器单元阵列；连接到存储器单元阵列的位线；延伸以与位线交叠的绝缘层；形成在绝缘层上的第一上线；以及形成在绝缘层上的第二上线。第二上线比第一上线与位线间隔开更远。

附图说明

图1和图2是例示根据本公开的实施方式的半导体存储器装置的框图。

图3是例示根据本公开的实施方式的存储块的等效电路图。

图4是例示与存储器单元阵列交叠的第一上线和第二上线的实施方式的图。

图5A至图5D是例示根据本公开的实施方式的半导体存储器装置的图。

图6A至图6D是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

图7和图8是例示根据本公开的各种实施方式的半导体存储器装置的截面图。

图9是例示根据本公开的实施方式的存储器系统的配置的框图。

图10是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本文公开的具体结构和功能描述仅是示例性的，目的是描述根据本公开的构思的实施方式。可以以各种形式实现根据本公开的构思的附加实施方式。因此，本公开不应被解释为限于本文阐述的实施方式。

各种实施方式提供了能够提高擦除效率的半导体存储器装置。

图1和图2是例示根据本公开的实施方式的半导体存储器装置10的框图。

图1是示意性例示半导体存储器装置10的框图。

参照图1，半导体存储器装置10包括逻辑电路LC和存储器单元阵列40。逻辑电路LC可以包括内部电压发生器20和外围电路30。

内部电压发生器20可以通过接收外部电压来产生各种内部电压。在实施方式中，内部电压可以包括内部接地电压和内部电源电压。

外围电路30可以执行用于将数据存储在存储器单元阵列中的编程操作、用于输出存储器单元阵列40中存储的数据的读取操作、以及用于擦除存储器单元阵列40中存储的数据的擦除操作。可以从内部电压发生器20中产生激活外围电路30所需的内部电压以提供给外围电路30。

图2是例示图1所示的外围电路30的实施方式的框图。