[发明专利]一种用于加速存储部件网表仿真的方法、系统及介质

说明书

本发明公开了一种用于加速存储部件网表仿真的方法、系统及介质，本发明方法包括在子系统的验证环境中，将原来的存储子系统RTL设计整体替换为存储子系统网表；缩减了内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置，提高内存控制器和内存物理接口中寄存器配置的时钟频率到物理设计能容忍的最高时钟频率，通过强制赋值的方式对内存控制器和内存物理接口中的寄存器进行单独配置。本发明能够使用原存储子系统的RTL验证环境，可以继承原有的测试用例，沿用原有的正确性检查机制，减少后仿验证环境开发成本；本发明能够缩短寄存器配置时间，节省了大量的人力和时间成本，大大提高了网表仿真的效率，缩短了项目周期。

技术领域

本发明涉及集成电路的存储子系统的网表仿真和时序检查技术，具体涉及一种用于加速存储部件网表仿真的方法、系统及介质。

背景技术

存储器是推动整个电子产业发展的重要因素。随着处理器性能的不断提高，半导体技术与超大规模集成电路的飞速发展，越来越多的应用将需要更大容量、更高速率的存储设备和存储管理系统来满足其数据存储的需求。目前，DDR4 SRAM作为新一代存储器，性能更高、DIMM容量更大、数据完整性更强且能耗更低，已经得到越来越广泛的应用，与其相对应的控制器以灵活的适应性、高可靠性、良好的可复用性已成为硬件设计的主流。本发明涉及的存储管理系统包括缓存模块、存储管理模块、DDR4 控制器和PHY模块、以及DIMM。

仿真与验证是芯片设计的一个重要环节。其中，仿真又包括前仿和后仿，前仿是对寄存器传输级（RTL，Register_transfer Level）电路的逻辑关系进行验证；后仿是版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。后仿真的速度相对于前仿慢很多，且观测内部节点波形比较困难。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，为了实现缩减寄存器初始化占用的时间、尽快发送数据通道的激励，提供一种用于加速存储部件网表仿真的方法、系统及介质，本发明能够使用原存储子系统的RTL验证环境，可以继承原有的测试用例，沿用原有的正确性检查机制，减少后仿验证环境开发成本；本发明能够缩短寄存器配置时间，节省了大量的人力和时间成本，大大提高了网表仿真的效率，缩短了项目周期。

为了解决上述技术问题，本发明采用的技术方案为：

一种用于加速存储部件网表仿真的方法，实施步骤包括：

1）建立存储子系统的验证环境，所述存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，所述存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，所述数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，所述第二寄存器通道激励模块与内存控制器的输入端相连，所述内存物理接口的输出端与内存模块相连；

2）在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

3）通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

4）通过数据通道激励模块发送功能测试激励得到测试结果。

可选地，步骤2）中还包括每完成一个寄存器的配置，就输出该寄存器的信息。

可选地，步骤2）中输出该寄存器的信息包括寄存器名称、地址和数值。