[发明专利]对PRAM存储器阵列中的固有潜行电流去噪的方法

说明书

一种对M个字线和N个位线的PRAM存储器阵列中的固有潜行电流去噪的方法，该方法包括：由PRAM存储器阵列接收输入读取地址；以及从距感测放大器的字线距离相对于这些字线距离的估计最佳电流的表中选择最接近所接收的输入读取地址的距离的估计最佳参考电流。该最佳参考电流确定读取电流是“0”还是“1”，并最小化由于潜行路径和寄生元件使读取电流失真的效应而导致的误码率。

技术领域

本公开的实施例针对用于提高相变随机存取存储器(PRAM)中读取操作的可靠性的方法。

背景技术

具有竞争力的新兴非易失性存储器侧重于权衡信噪比和功率消耗的小型单元尺寸。随着市场密度竞争的继续，误差机制和寄生电子元件变得更加明显。传统的制造方法在处理纳米尺度的问题上面临日益增加的困难。因此，需要重新思考系统的写入和读取算法。

PRAM交叉点阵列架构能够将双端电阻开关组件(two-terminal resistiveswitching component)封装到高密度垂直网络(high density vertical network)中，并且具有比NAND闪存架构更小的特征尺寸的潜力。然而，维数减小带来了严重的可靠性和功率问题。通过根据相应的位线电流幅度估计单元的电阻来执行密集PRAM交叉点阵列中的读取操作。基本的读取信号噪声是潜行(sneak)电流，可以从感测放大器输入电流中加上或减去该潜行电流。感测的电流包含由字线到感测放大器的潜行路径引起的泄漏(leakage)分量。寄生效应(parasitic effect)可以使输出电压信号移位(shift)并导致数据错误。潜行路径布置取决于存储的数据、读取字线的定位和阵列维数。潜行路径布置被认为是数据完整性和可靠性的主要问题。潜行路径布置还会在潜行路径的电阻元件中引起不必要的功耗，这限制了阵列尺度。

图1中示出了2×2交叉点阵列中的潜行电流的示例。被选字线(行)由V_WL供电，而未选行WL连接到高阻抗，并且每个位线(列)的末端以接近零的输入阻抗连接到感测放大器。在图中，R_WL/R_BL是每个阵列连线单元(array wire unit)的字线/位线寄生电阻，而R_L/R_H是处于LRS(low-resistance state，低电阻状态)和HRS(high-resistance state，高电阻状态)的PRAM设备的低/高电阻状态。线L₁₁标注了经过低电阻PRAM和连线寄生电阻的理论的理想电流路径。注意，高电阻PRAM等效于开路连接。在流过存储器设备R_L之后，电流在第一结(junction)处被分流：线L₁₂是到目标感测放大器的期望的读取信号的路径，并且线L₁₃是经过相同字线R_L组件和连线电阻到相邻位线的潜行路径，其中，在该相邻位线由于读取字线处的相应R_H而不存在电流。

根据分流器定理，潜行电流的幅度取决于位线和潜行路径电阻之间的比。这是交叉点电阻器网络的固有现象。各种已知方法可以以减少的存储容量或增加的功耗为成本来缓解潜行电流。这些方法可以分为两种方式：选择设备和编码。

选择设备技术修改要与电流控制机制集成的基本电阻元件。示例包括二极管、MOSFET/BJT晶体管和互补电阻开关(complementary resistive switches，CRS)。在这些单元设计中，潜行电流显著地减小，但是单元面积和3D/BEOL兼容性的开销成本很高。此外，晶体管需要额外的地址多路复用器布线，二极管降低单元的输出电流信号幅度，CRS具有破坏性读出(readout)，并且1选择器1电阻器(1-selector 1-resistor，1S1R)结构具有高非线性比。