[发明专利]半导体元件及其制备方法

说明书

本公开提供一种半导体元件及其制备方法。该半导体元件具有多个第一半导体晶粒、一第一粘着层、多个第二半导体晶粒、一第二粘着层以及多个第一金属凸块。所述第一半导体晶粒内嵌在一第一晶圆群的一第一感光层中。该第一粘着层配置在该第一晶圆群的其中至少两个之间，以形成一第一结构。所述第二半导体晶粒内嵌在一第二晶圆群的一第二感光层中。该第二粘着层配置在该第二晶圆群的至少两个之间，以形成一第二结构。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以该第一金属凸块连接该第二结构。

技术领域

本公开主张2019/06/20申请的美国正式申请案第16/447,381号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种集成电路技术。特别涉及一种半导体元件及其制备方法。

背景技术

半导体行业已因各种电子元件(例如晶体管、二极管、电阻器、电容器等)整合密度的不断提升而经历快速成长。最重要的是，整合密度的提升乃是源自最小特征尺寸的不断减小，而使得更多的元件能够整合至给定面积之中。这种整合密度提升实质上是从二维(two-dimensional，2D)层面而言，肇因于集成元件所占据的体积主要位于半导体晶圆的表面上。尽管微影的明显改良导致在二维集成电路形成方面的显著改良，然而对于可在二维中实现的密度仍有其物理限制。所述限制之一是制造所述元件所需的最小尺寸。另外，当将更多元件置入一个芯片或晶粒中时，需要更复杂的设计。

为了进一步增大电路密度，已探讨了三维集成电路(three-dimensionalintegrated circuits，3DICs)。在三维集成电路的典型形成制程中，将两个芯片接合在一起且在在每一芯片与基板上接触垫之间形成电性连接，其是导致低良率及/或高成本。为了生产高密度三维集成电路(3DICs)，是需要具有最理想的良率及/或低成本的晶圆级封装(wafer-level packaging)。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括多个第一半导体晶粒、一第一粘着层、多个第二半导体晶粒、一第二粘着层以及多个第一金属凸块。所述第一半导体晶粒内嵌在一第一晶圆群的一第一感光层中，其中多个第一通孔形成在该第一感光层中。该第一粘着层配置在该第一晶圆群的至少其中的两个之间，以形成一第一结构。所述第二半导体晶粒内嵌在一第二晶圆群的一第二感光层，其中多个第二通孔形成在该第二感光层中。该第二粘着层配置在该第二晶圆群的其中至少两个之间，以形成一第二结构。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。

依据本公开的一些实施例，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准。

依据本公开的一些实施例，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。

依据本公开的一些实施例，该半导体元件还包括多个第三半导体晶粒、一第三粘着层、多个第四半导体晶粒、一第四粘着层、多个第二金属凸块以及多个第三金属凸块。所述第三半导体晶粒，内嵌在一第三晶圆群的一第三感光层中，其中多个第三通孔形成在该第三感光层中。该第三粘着层配置在该第三晶圆群的其中至少两个之间，以形成一第三结构。所述第四半导体晶粒内嵌在一第四晶圆群的一第四感光层中，其中多个第四通孔形成在该第四感光层中。该第四粘着层配置在该第四晶圆群的其中至少两个之间，以形成一第四结构。所述第二金属凸块配置在该第三结构与该第四结构之间，其中该第三结构以所述第二金属凸块连接该第四结构。所述第三金属凸块配置在该第一及第二结构与第三及第四结构之间，其中第一及第二结构以所述第三金属凸块连接该第三及第四结构。