[发明专利]一种多路视频显示方法及系统

说明书

本发明公开了一种多路视频显示方法及系统，通过FPGA接收输入的多路视频源数据，将串行数据转成并行数据、源同步信号，选择对应的解码模式对转换后的并行数据进行解码，检测视频源的中断信号，配置相关寄存器，将解码后的多路视频通过同一时钟进行时钟域转换，并采用流水线方式并行同步进行数据打包，将数据包分别缓存，通过视频时序产生模块产生对应的输出时序，产生输出同步信号，并根据输出同步信号将缓存的数据分别进行编码，以串行方式发送到外部进行显示，充分减少多芯片之间的数据交互延迟时间以及提高设计灵活度，克服了现有技术中多路视频显示时存在实时性差，抗干扰能力弱的问题，具有延时小、抗干扰能力强、设计简单的特点。

技术领域

本发明涉及视频处理领域，特别是指一种多路视频显示方法及系统。

背景技术

在多路视频同时输入的场景中，需要对多路视频接收并进行处理，对于多路信号的显示，往往需要多台显示设备，而如果在一台显示设备上同时播放多路信号，则需要同时对多路视频进行处理，现有技术中多路视频显示时存在实时性差的问题。

发明内容

有鉴于此，本发明的目的在于提出一种多路视频显示方法及系统，提高实时性。

基于上述目的本发明提供的一种多路视频显示方法，包括以下步骤：

通过FPGA(Field Programmable Gate Array)接收输入的多路视频源数据，并将串行数据转换成并行数据、源同步信号；

根据输入的视频源格式选择对应的解码模式，对转换后的并行数据进行解码；

检测每路输入视频源的信息，产生中断信号；

根据检测得到的中断信号，配置接收系统的相关寄存器；

将解码后的多路视频通过同一时钟进行时钟域转换，并采用流水线方式并行同步进行数据打包，得到数据包；

将数据包通过AXI(Advanced eXtensible Interface)总线根据分配的存储地址分别进行缓存；

将缓存的数据通过视频时序产生模块产生对应的输出时序，产生输出同步信号，将DDR4缓存数据按标准的视频格式标准读取；

根据输出同步信号将缓存的数据分别进行编码，将编码后的并行视频数据以串行方式发送到外部进行显示。

优选地，通过FPGA接收输入的多路视频源数据包括：

多路视频源分别通过HDMI2.0接口输入FPGA，在单个FPGA上，外部输入的视频通过FPGA的串行收发器接收，串行数据转成并行数据、源同步信号；

串行收发器的速率配置为5.94Gbps，采用X4模式；

接收端接收的PLL采用CPLL方式，视频接收参考时钟选择FPGA的串行收发器bank的CTREFCLK0，发送端发送PLL采用QPLL方式，视频发送的参考时钟选择FPGA的串行收发器bank的GTREFCLK1，同时将4个高速通道中的第四个高速通道作为发送TMDS时钟。

优选地，根据输入的视频源格式选择对应的解码模式，对转换后的并行数据进行解码包括：

解码模式采用每个时钟4像素组包方式，根据输入视频源的像素格式，支持8位、16位两种模式，像素的颜色格式支持RGB和YUV444模式；

接收来自将串行数据转换为并行的TMDS数据，解码模式设计4像素一个包，每个像素24位，每个时钟传输96位数据。

优选地，中断信号包括但不限于热插拔终端、链路时钟锁定中断、视频接收时钟变化中断、接收超时中断；

根据检测得到的中断信号，配置接收系统的相关寄存器包括：