[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

内部时钟生成电路，被配置成在第一模式和第二模式中从第一分频时钟、第二分频时钟、第三分频时钟、第四分频时钟和地电压生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟；以及

数据处理电路，被配置成：

根据第一输入控制信号、第二输入控制信号、第三输入控制信号和第四输入控制信号锁存第一内部数据、第二内部数据、第三内部数据和第四内部数据；以及

通过根据所述第一内部时钟、所述第二内部时钟、所述第三内部时钟、所述第四内部时钟、第一上升输出控制信号、第二上升输出控制信号、第三上升输出控制信号、第四上升输出控制信号、第一下降输出控制信号、第二下降输出控制信号、第三下降输出控制信号和第四下降输出控制信号确定锁存的所述第一内部数据和所述第三内部数据与锁存的所述第二内部数据和所述第四内部数据的输出优先级来生成第一输出数据、第二输出数据、第三输出数据和第四输出数据。

2.如权利要求1所述的半导体器件，其中，所述内部时钟生成电路被配置成在所述第二模式中从所述地电压生成所述第一内部时钟和所述第三内部时钟，以及被配置成在所述第一模式中从所述地电压生成所述第二内部时钟和所述第四内部时钟。

3.如权利要求1所述的半导体器件，其中，所述内部时钟生成电路被配置成在所述第一模式中从所述第一分频时钟、所述第三分频时钟和所述地电压生成所述第一内部时钟和所述第三内部时钟，以及随后生成所述第二内部时钟和所述第四内部时钟，

其中，所述内部时钟生成电路被配置成在所述第二模式中从所述第二分频时钟、所述第四分频时钟和所述地电压生成所述第二内部时钟和所述第四内部时钟，以及随后生成所述第一内部时钟和所述第三内部时钟。

4.如权利要求1所述的半导体器件，其中，所述数据处理电路被配置成在所述第一模式中从所述第一内部数据和所述第三内部数据生成所述第一输出数据和所述第二输出数据以及随后从所述第二内部数据和所述第四内部数据生成所述第三输出数据和所述第四输出数据，

其中，所述数据处理电路被配置成在所述第二模式中从所述第二内部数据和所述第四内部数据生成所述第一输出数据和所述第二输出数据以及随后从所述第一内部数据和所述第三内部数据生成所述第三输出数据和所述第四输出数据。

5.如权利要求1所述的半导体器件，其中，所述内部时钟生成电路包括：

第一传输电路，被配置成在所述第一模式中从所述第一分频时钟生成所述第一内部时钟以及在所述第二模式中从所述地电压生成所述第一内部时钟；

第二传输电路，被配置成在所述第一模式中从所述地电压生成所述第二内部时钟以及在所述第二模式中从所述第一分频时钟生成所述第二内部时钟；

第三传输电路，被配置成在所述第一模式中从所述第三分频时钟生成所述第三内部时钟以及在所述第二模式中从所述地电压生成所述第三内部时钟；以及

第四传输电路，被配置成在所述第一模式中从所述地电压生成所述第四内部时钟以及在所述第二模式中从所述第三分频时钟生成所述第四内部时钟。

6.如权利要求5所述的半导体器件，其中，所述第一传输电路包括：

第一内部传输电路，被配置成在所述第一模式中对所述第一分频时钟进行反相和缓冲以及向第一节点输出经反相和缓冲的信号；

第二内部传输电路，被配置成在所述第二模式中对所述地电压进行反相和缓冲以及向所述第一节点输出经反相和缓冲的信号；以及

第一内部时钟输出电路，被配置成对所述第一节点的信号进行反相和缓冲以及输出经反相和缓冲的信号作为所述第一内部时钟。

7.如权利要求5所述的半导体器件，其中，所述第二传输电路包括：

第三内部传输电路，被配置成在所述第一模式中对所述地电压进行反相和缓冲以及向第二节点输出经反相和缓冲的信号；

第四内部传输电路，被配置成在所述第二模式中对所述第一分频时钟进行反相和缓冲以及向所述第二节点输出经反相和缓冲的信号；以及

第二内部时钟输出电路，被配置成对所述第二节点的信号进行反相和缓冲以及输出经反相和缓冲的信号作为所述第二内部时钟。