[发明专利]半导体器件

说明书

一种半导体器件包括内部时钟生成电路，其被配置成在第一模式和第二模式中从第一和第三分频时钟以及地电压生成第一至第四内部时钟。该半导体器件还包括数据处理电路，其被配置成根据第一至第四输入控制信号锁存第一至第四内部数据。该数据处理电路还被配置成通过根据第一至第四内部时钟、第一至第四上升输出控制信号以及第一至第四下降输出控制信号确定锁存的第一和第三内部数据和锁存的第二和第四内部数据的输出优先级来生成第一至第四输出数据。

相关申请的交叉引用

本申请要求于2019年10月30日提交韩国知识产权局的韩国专利申请第10-2019-0136531号的优先权，其整体内容通过引用合并于此。

技术领域

本公开的实施方式涉及与分频内部时钟同步地输出数据的半导体器件。

背景技术

通常，包括DDR SDRAM(双倍数据率同步DRAM)的半导体器件根据从外部芯片组输入的命令执行数据读/写操作。该半导体器件需要在其中包括各种电路以便于执行这种读/写操作，以及各种电路包括用于高效地控制更多数据的管道锁存电路(pipe latchcircuit)。通常，被配置成在期望的定时分别存储多个输入信号以及在期望的定时分别输出多个输入信号的管道锁存电路可以包括在半导体器件中，以及增加内部电路之间或者半导体器件的外部装置与半导体器件的内部电路之间的信号传送/接收能力。

包括DDR SDRAM的半导体器件使用各种方法增加操作速度。作为代表性示例，该半导体器件可以通过对从外部输入的时钟进行分频来生成多个分频时钟，以及控制管道锁存电路与多个分频时钟同步地操作以便于提高操作速度。

该半导体器件支持用于确定数据输入/输出顺序的操作，以及支持改变奇数据和偶数据的输出顺序的操作。

发明内容

根据本公开的实施方式的一种半导体器件包括内部时钟生成电路，其被配置成在第一模式和第二模式中从第一分频时钟、第二分频时钟、第三分频时钟、第四分频时钟和地电压生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟。该半导体器件还包括数据处理电路，其被配置成根据第一输入控制信号、第二输入控制信号、第三输入控制信号和第四输入控制信号锁存第一内部数据、第二内部数据、第三内部数据和第四内部数据。数据处理电路还被配置成通过根据第一至第四内部时钟，第一上升输出控制信号、第二上升输出控制信号、第三上升输出控制信号、第四上升输出控制信号，第一下降输出控制信号、第二下降输出控制信号、第三下降输出控制信号和第四下降输出控制信号确定锁存的第一和第三内部数据以及锁存的第二和第四内部数据的输出优先级来生成第一输出数据、第二输出数据、第三输出数据和第四输出数据。

根据本公开的实施方式的另一半导体器件包括模式设定电路，其被配置成根据第一模式信号和第二模式信号的组合生成第一模式设定信号、第二模式设定信号和第三模式设定信号。该半导体器件还包括内部时钟生成电路，其被配置成根据第一至第三模式设定信号从第一分频时钟、第二分频时钟、第三分频时钟、第四分频时钟和地电压生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟。该半导体器件还包括数据处理电路，其被配置成根据第一输入控制信号、第二输入控制信号、第三输入控制信号和第四输入控制信号锁存第一内部数据、第二内部数据、第三内部数据和第四内部数据。数据处理电路还被配置成通过根据第一至第四内部时钟，第一上升输出控制信号、第二上升输出控制信号、第三上升输出控制信号、第四上升输出控制信号，第一下降输出控制信号、第二下降输出控制信号、第三下降输出控制信号和第四下降输出控制信号确定锁存的第一和第三内部数据以及锁存的第二和第四内部数据的输出优先级来生成第一输出数据、第二输出数据、第三输出数据和第四输出数据。

根据实施方式，半导体器件被配置成根据操作模式从多个分频时钟和地电压有选择地生成用于确定数据的输入/输出顺序的多个内部时钟，以及确定同步于有选择地生成的内部时钟的数据的输入/输出顺序，从而以高速输出数据。