[发明专利]用于形成DRAM的位线接触的隔离图案和制备方法

说明书

本发明涉及一种用于形成DRAM的位线接触的隔离图案和制备方法包括：半导体衬底；位于半导体衬底之上的多个隔离部；每个所述隔离部之间不相接；其中，每个隔离部的图案均为两个部分重合的圆形组成的8字形。8字形隔离部可以增加位线方向的接触的关键尺寸，从而能够在不改变工艺裕量的情况下，改善接触部分的电阻，提高性能。

技术领域

本申请涉及半导体存储器件，具体涉及一种用于形成DRAM的位线接触的隔离图案和制备方法。

背景技术

在动态随机存储器(Dynamic Random Access Memory，DRAM)持续缩小的情况下，为了确保足够的工艺裕量，需要保证隔离部(非接触区)与有源区之间的距离,以及接触区与有源区之间的距离，这两种距离为权衡选择(Trade-off关系)关系，无法单独妥协与一方。然而增加隔离部与有源区之间的距离会增大隔离部的电阻，影响性能。

发明内容

针对上述存在的问题，本申请提供了一种用于形成DRAM的位线接触的隔离图案，包括：半导体衬底；位于半导体衬底之上的多个隔离部；每个所述隔离部之间不相接；其中，每个隔离部的图案均为两个部分重合的圆形组成的8字形。

针对上述存在的问题，本申请还提供了一种DRAM的位线接触的隔离图案的制备方法，包括：提供一半导体衬底；在所述半导体衬底形成第一隔离层；对所述第一隔离层和半导体衬底进行刻蚀，从而使得所述第一隔离层形成多个隔离部，每个隔离部的图案均为两个部分重合的圆形组成的8字形。

本申请的优点在于：8字形隔离部可以增加位线方向的接触的关键尺寸，从而能够在不改变工艺裕量的情况下，改善接触部分的电阻，提高性能。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了隔离部的图案的示意图；

图2示出了隔离图案的截面的结构示意图；

图3A-3C示出了在半导体衬底上形成第一点型掩模图形的实施例的示意图；

图4示出了在半导体衬底上依次形成第一点型掩模图形、第二点型掩模图形、第三点型掩模图形和第四点型掩模图形的示意图；

图5A-5B示出在半导体衬底上循环形成点掩模图形的示意图；

图6示出在第二旋涂硬掩模层中形成隔离部的图形孔的示意图；

图7A-D示出得到8字图案的隔离部的示意图；

图8示出用于形成DRAM的位线接触的隔离图案的制备方法的流程图；

图9示出隔离部与有源区的位置关系图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的图案以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同图案、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。