[发明专利]集成电路

说明书

本公开涉及集成电路。在一个实施例中，集成电路可以包含半导体基板；至少一个源极区，其包含第一掺杂半导体材料；至少一个漏极区，其包含第二掺杂半导体材料；至少一个栅极，形成于至少一个源极区及至少一个漏极区之间；以及纳米片，形成于半导体基板及至少一个栅极之间。纳米片可以配置为至少一个栅极的布线通道，且可以具有第一区域，其具有第一宽度、以及第二区域，其具有第二宽度。第一宽度可以小于第二宽度。

技术领域

本发明实施例涉及半导体技术，特别涉及一种包含纳米片(nanosheet)的半导体结构。

背景技术

晶体管技术，例如互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)架构、鳍式场效晶体管(fin field-effect transistor，FinFET)架构等，大致上使用电压施加至栅极端子(gate terminal)以增加及减少源极区和漏极区之间的电流。因此，晶体管可以根据对于栅极的电压施加以作为开关运行。

这种晶体管技术也作为逻辑结构来运行。例如，可以制造一或多个晶体管以形成简单的(simple)栅极，例如及闸(AND gate，与门)、或闸(OR gate，或门)等，或合并以形成更复杂的栅极，例如反及闸(NAND gates，与非门)、互斥或闸(XOR gates，异或门)、XNOR闸(XNOR gates，XNOR门)等。这些结构大致上包括互连部件，其在晶体管的栅极、源极、及/或漏极之间延伸以连接晶体管。此连接允许电压控制通过晶体管的电流。

在这种晶体管技术中，通道的尺寸对于逻辑结构的处理速度以及功率效率具有直接的影响。例如，较大的通道可以实现较高的电流，因此与较大的通道相连的逻辑结构可以进行更快的处理。然而这种较大的通道可能需要更多电力。相反地，较小的通道可以促进逻辑结构进行更节能的处理，但是承载较少的电流，且相对于较大的通道，可因此提供较慢的处理速度。

发明内容

本发明实施例提供一种集成电路，包括：半导体基板；至少一个源极区，其包括第一掺杂半导体材料；至少一个漏极区，其包括第二掺杂半导体材料；至少一个栅极，形成于至少一个源极区及至少一个漏极区之间；以及纳米片(nanosheet)，形成于半导体基板及至少一个栅极之间，且配置为至少一个栅极的通道，其中纳米片具有第一区域，其具有第一宽度，以及第二区域，其具有第二宽度，其中第一宽度小于第二宽度。

本发明实施例提供一种集成电路的制造方法，包括：提供半导体基板；利用直接微影，沉积纳米片于基板上，纳米片在沿着其长度上具有各种宽度；沉积多个半导体材料于基板上以形成多个源极及多个漏极；以及沉积多个栅极于源极及栅极之间、以及所沉积的纳米片的多个部分上方。

本发明实施例提供一种鳍式场效晶体管，包括：半导体基板；至少一个源极区，其包括以掺杂形成n型区的半导体材料，至少一源极区具有一个高度，其大于半导体基板的高度；至少一个漏极区，其包括以掺杂形成p型区的半导体材料，至少一个漏极区具有一个高度，其大于半导体基板的高度；至少一个栅极，形成于至少一个源极区及至少一个漏极区之间，至少一个栅极具有一个高度，其大于半导体基板的高度；以及纳米片，形成于半导体基板及至少一个栅极之间、半导体基板及至少一个源极区之间、以及半导体基板及至少一个漏极区之间，其中纳米片具有在至少一个栅极下方的具有第一宽度的第一区域，以及在至少一个源极区及至少一个漏极区下方的具有第二宽度的第二区域，其中第一宽度和第二宽度不同。

附图说明

以下将配合附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1根据一些实施例描绘了具有纳米片通道的鳍式场效晶体管。

图2A描绘了在晶体管的栅极下方的逻辑单元上的纳米片通道的排列。