[发明专利]集成芯片、集成电路及其形成方法

说明书

本公开的各种实施例涉及一种包括设置在半导体衬底内的第一衬底穿孔的集成芯片。半导体衬底具有分别在半导体衬底的相对侧上的前侧表面及背侧表面。半导体衬底包括从前侧表面延伸到背侧表面的第一掺杂沟道区。第一衬底穿孔至少由第一掺杂沟道区定义。导电接触件上覆于半导体衬底的背侧表面且包括上覆于第一衬底穿孔的第一导电层。第一导电层包括导电材料。上部导电层位于导电接触件之下。上部导电层的上表面与半导体衬底的背侧表面对准。上部导电层包括导电材料的硅化物。

技术领域

本发明实施例涉及一种集成芯片、集成电路及其形成方法。

背景技术

半导体行业已通过缩小最小特征尺寸来不断地改进集成电路(integratedcircuit，IC)的处理能力及功率消耗。然而，近年来，工艺限制致使难以继续缩小最小特征尺寸。二维(two-dimensional，2D)IC堆叠到三维(three-dimensional，3D)IC中已成为一种继续改进IC的处理能力及功率消耗的潜在方法。通常，衬底穿孔(through-substrate via，TSV)用于将堆叠的2D IC电耦合在一起。

发明内容

本发明实施例提供一种集成芯片，其包括半导体衬底、第一衬底穿孔、导电接触件以及上部导电层。半导体衬底具有分别在半导体衬底的相对侧上的前侧表面及背侧表面，其中半导体衬底包括从前侧表面延伸到背侧表面的第一掺杂沟道区。第一衬底穿孔至少由第一掺杂沟道区定义。导电接触件上覆于半导体衬底的背侧表面，其中导电接触件包括上覆于第一衬底穿孔的第一导电层，其中第一导电层包括导电材料。上部导电层位于导电接触件之下，其中上部导电层的上表面与半导体衬底的背侧表面对准，且上部导电层包括导电材料的硅化物。

本发明实施例提供一种集成电路，其包括第一集成电路管芯、第二集成电路管芯、多个半导体器件、第一衬底穿孔、第一导电接触件以及第一上部导电层。第一集成电路管芯包括第一半导体衬底及位于第一半导体衬底之下的第一内连线结构，其中第一内连线结构包括多个第一导电线。多个第一导电线分别包括第一导电材料。第二集成电路管芯位于第一集成电路管芯下方，其中第二集成电路管芯包括第二半导体衬底及上覆于第二半导体衬底的第二内连线结构。第一集成电路管芯及第二集成电路管芯在第一内连线结构与第二内连线结构之间的接合界面处接触。多个半导体器件位于第二半导体衬底上。第一衬底穿孔位于第一半导体衬底内且通过第一内连线结构电耦合到第二内连线结构。第一衬底穿孔以及第一半导体衬底由半导体材料构成。第一导电接触件上覆于第一半导体衬底。第一导电接触件包括不同于第一导电材料的第二导电材料。第一上部导电层设置在第一导电接触件与第一衬底穿孔之间。第一上部导电层包括分别不同于第一导电材料及第二导电材料的第三导电材料。

本发明实施例提供一种集成电路的形成方法，其包括：对第一半导体衬底的前侧表面执行第一离子植入工艺，以形成从前侧表面延伸到第一半导体衬底中的第一掺杂沟道区，其中第一半导体衬底包括半导体材料；沿着第一半导体衬底的前侧表面形成第一内连线结构；从第一半导体衬底的背侧表面薄化第一半导体衬底，直到暴露出第一掺杂沟道区为止，其中背侧表面与前侧表面相对；在第一半导体衬底的背侧表面上形成上覆于且电耦合到第一掺杂沟道区的导电接触件，其中导电接触件包括导电材料；以及执行退火工艺，以在第一半导体衬底内形成上部导电层，其中上部导电层包括半导体材料以及导电材料的硅化物。

附图说明

结合附图阅读以下详细描述会最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。

图1示出三维(3D)集成电路(IC)的一些实施例的横截面图，所述三维集成电路包括具有离子衬底穿孔(through-substrate via，TSV)的第一IC管芯及具有半导体器件的第二IC管芯，其中导电接触件上覆于离子TSV并且上部导电层设置在导电接触件与离子TSV之间。

图2示出根据图1中的线的图1的3D IC的一些实施例的俯视图。