[发明专利]半导体结构及制备方法

说明书

本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：半导体衬底，于所半导体衬底内设置沟槽；埋入式栅堆叠，埋入式栅堆叠填充沟槽的下部；埋入式栅堆叠具有朝沟槽底部方向凹陷的顶表面。本申请的埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面，减小了埋入式栅堆叠(Gate)与源/漏区(S/D)之间的重叠部分，减少了GIDL电流,提高现有的半导体器件的可靠性。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体结构及制备方法。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。由于存储半导体器件高度集成，因此使用了埋入式沟道阵列晶体管(Buried Channel Array Transistor，BCAT)，这样可以延长沟道(Channel)，减少因短道效应(Short Channel Effect，SCE) 引起的漏电流，以克服短沟效应并且减小晶体管的尺寸。

然而，随着DRAM尺寸的不断缩小，引发驱动(Drive)电流减少以及静态功耗的泄漏电流现象逐渐显现，其中泄漏电流主要包括亚阈泄漏电流、栅泄漏电流以及栅感应漏极漏电流(gate-induced drain leakage，GIDL)。当电路中器件处于等待状态或关态时，GIDL电流在泄漏 电流中占主导地位。特别是由于栅电极(Gate)与漏极(Drain)制作时会存在重叠区域，重叠区域下方会出现一定的GIDL漏电，导致直接隧穿效应或带-带隧穿效应(DirectTunneling或Band to Band Tunneling)的增加，进而减少DRAM的刷新时间(RefreshTime)。

发明内容

本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及制备方法，以减少半导体器件的GIDL电流，提高现有的半导体器件的可靠性。

为了实现上述目的，本申请第一方面提供了一种半导体结构，包括：

半导体衬底，于所述半导体衬底内设置沟槽；

埋入式栅堆叠，所述埋入式栅堆叠填充所述沟槽的下部；

所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。

本申请第二方面提供了一种半导体结构的制备方法，包括以下步骤：

提供一半导体衬底；

在半导体衬底中形成沟槽；

在所述沟槽的下部形成埋入式栅堆叠，

所述埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本申请一个实施例中半导体衬底上形成沟槽后的结构示意图；

图2示出了在图1所示的结构上形成栅极氧化层后的结构示意图；

图3示出了在图2所示的结构上形成栅极组件后的结构示意图；

图4示出了在图3所示的结构上形成多晶硅层后的结构示意图；

图5示出了在图4所示的结构上形成第四介质层后的结构示意图；

图6示出了在图5示出的结构上去除部分第四介质层后的结构示意图；

图7示出了在图6示出的结构上氧化多晶硅层、形成上栅极后的结构示意图；

图8示出了对图7的结构形成第二介质层、第三介质后的结构示意图。