[发明专利]基于块浮点的FBLMS算法的FPGA实现装置及方法

说明书

本发明属于实时自适应信号处理技术领域，具体涉及了一种基于块浮点的FBLMS算法的FPGA实现装置及方法，旨在解决现有FPGA装置实现FBLMS算法时性能、速度与资源之间存在冲突的问题。本发明包括：输入缓存变换模块对参考信号分块缓存重组，转为块浮点后FFT变换；滤波模块在频域滤波并动态截位；误差计算与输出缓存模块对目标信号分块缓存，在转为块浮点后与滤波输出相减并转为定点制，得到最终对消结果；权值调整计算模块、权值更新存储模块获取权值的调整量，并对权值按块更新。本发明针对FBLMS算法的递归结构，采用块浮点数据格式及动态截位方法，保证数据具有较大动态范围及较高精度，解决了性能、速度与资源之间的冲突，模块化的设计也提高了复用性及扩展性。

技术领域

本发明属于实时自适应信号处理技术领域，具体涉及了一种基于块浮点的FBLMS算法的FPGA实现装置及方法。

背景技术

自适应滤波算法的理论研究与硬件实现一直是信号处理领域的研究热点之一。当输入信号和噪声统计特性未知或者发生变化时，自适应滤波器在满足某种准则的前提下能自动调整自身参数，始终实现最优滤波。自适应滤波器已经被广泛应用于信号检测、数字通信、雷达、工程物探、卫星导航及工业控制等众多领域。从系统设计的角度考虑，运算量、结构、鲁棒性是选择自适应滤波算法的三个最重要的衡量标准。由Widrow和Hoff提出的最小均方误差(LMS)算法具有众多的优点，它结构简单，性能稳定，鲁棒性强，计算复杂性低，易于硬件实现，具有更强的实用性。

频域分块最小均方误差(FBLMS)算法是LMS算法的一种改进形式，简单来讲是以频域实现时域分块的LMS算法，可以利用FFT技术用频域相乘来替代时域线性卷积和线性相关运算，降低了计算量，更易于硬件实现。目前FBLMS算法的硬件实现主要分为基于CPU平台、DSP平台和GPU平台三种方式：基于CPU平台的实现方式，受限于CPU的处理能力，一般用于非实时处理；基于DSP平台的实现方式，仅在系统实时性不高的场合能很好的满足要求；基于GPU平台的实现方式，利用GPU强大的并行计算及浮点计算能力，非常适合于FBLMS算法的实时处理，但是由于GPU的接口难以与ADC信号采集接口直接互连且一般功耗较大，不利于系统的高效集成及室外环境下的现场部署。

现场可编程门阵列(FPGA)具有大规模并行处理能力和硬件可编程的灵活性。其内部计算资源丰富，有大量的硬件乘法器及加法器，适用于进行计算量大、算法结构规整的实时信号处理；接口形式多样，可直接与各种ADC高速采集接口相连，集成度高；功耗低，速度快，工作可靠，适合各种环境下的现场部署；可提供众多性能稳定的信号处理IP核，如FFT、FIR等，易于开发、维护和功能扩展。基于上述优点，FPGA已广泛应用于各种信号处理算法的硬件实现，但是，FPGA在处理高精度的浮点运算时存在不足，会耗费大量的硬件资源，甚至使得复杂算法难以实现。

总的来说，FBLMS算法在滤波输出和更新权向量时都存在乘法运算，且具有递归结构，权向量从初始值逐渐收敛到最优值，要求硬件实现时所采用的数据格式具有较大的动态范围和较高的数据精度，尽量减少有限字长效应对算法性能的影响，同时为便于硬件实现，又要求快速简单，在保证算法性能和运算速度的同时占用较少的硬件资源；此外，由于FBLMS算法结构相对复杂，在实现时需要通过时序控制保证各计算节点的数据精确对齐，这些成为采用FPGA实现FBLMS算法时亟待解决的问题。

发明内容

为了解决现有技术中的上述问题，即现有FPGA装置实现FBLMS算法时性能、速度与资源之间存在冲突的问题，本发明提供了一种基于块浮点的FBLMS算法的FPGA实现装置，该装置包括输入缓存变换模块、滤波模块、误差计算与输出缓存模块、权值调整计算模块、权值更新存储模块；

所述输入缓存变换模块，配置为依据重叠保留法对输入的时域参考信号进行分块缓存重组，将分块缓存重组的信号由定点制转换为块浮点制后进行FFT变换、尾数缓存，获得块浮点制的频域参考信号，将所述块浮点制的频域参考信号输出至所述滤波模块、权值调整计算模块；