[发明专利]具有掩埋电源轨的集成电路及制造集成电路的方法

说明书

提供了具有掩埋电源轨的集成电路和制造集成电路的方法。所述方法包括：在第一半导体基底的上表面上形成第一介电层；在第一介电层的上表面中形成多个电源轨沟槽；在多个电源轨沟槽中形成掩埋电源轨；在第一介电层的上表面和掩埋电源轨的上表面上形成第二介电层；在供体晶圆上形成第三介电层；将第三介电层结合到第二介电层；以及在供体晶圆上或在供体晶圆中形成多个有源半导体器件、过孔和金属互连件。掩埋电源轨被第一介电层和第二介电层包封，并且掩埋电源轨在多个有源半导体器件下方。

本申请要求于2019年6月19日提交的第62/863,606号美国临时申请和2019年9月5日提交的第16/562,291号美国非临时申请的优先权和权益，这些申请的全部内容通过引用包含于此。

技术领域

本公开总体上涉及具有掩埋电源轨的集成电路和制造该集成电路的方法。

背景技术

电力通过电力输送网络(PDN)被供应到半导体芯片。PDN包括一系列过孔和导体，该过孔和导体连接到芯片的VDD/VSS端子，以用于将电力输送到有源半导体器件中的个体器件(p型FET(pFET)、n型FET(nFET)、反相器、与非门、或非门、触发器和/或其它逻辑电路)。

在现有技术的半导体芯片中，PDN通过在有源半导体器件上方的半导体芯片的后端线(back-end-of-line，BEOL)中的一系列过孔和互连件连接到个体有源半导体器件。例如，在一些现有技术的半导体芯片中，PDN连接到BEOL中的金属线2(M2)或金属线1(M1)。然而，随着芯片缩放增加以具有高的器件密度，有源半导体器件和互连件的尺寸减小，这在BEOL电路互连设计中造成拥塞。BEOL电路互连设计中的这种拥塞会造成可靠性问题，诸如电迁移(EM)和电压(IR)降。

发明内容

本公开涉及制造具有掩埋电源轨的集成电路的方法的各种实施例。在一个实施例中，所述方法包括：在第一半导体基底的上表面上形成第一介电层；在第一介电层的上表面中形成多个电源轨沟槽；在多个电源轨沟槽中形成掩埋电源轨；在第一介电层的上表面和掩埋电源轨的上表面上形成第二介电层；在供体晶圆上形成第三介电层；将第三介电层结合到第二介电层；在供体晶圆上或在供体晶圆中形成多个有源半导体器件、过孔和金属互连件。掩埋电源轨被第一介电层和第二介电层包封，并且掩埋电源轨在多个有源半导体器件下方。

形成第一介电层的步骤可以包括：对第一半导体基底的上表面进行热氧化。

形成第一介电层的步骤可以包括：在第一半导体基底的上表面上沉积介电材料层以形成第一介电层。

形成掩埋电源轨的步骤可以包括：在电源轨沟槽中的每个中形成衬里；在电源轨沟槽中的每个中的衬里上形成导电材料；以及执行化学机械平坦化。

导电材料可以具有至少大约700℃的热稳定性。

所述方法还包括在至少大约700℃的温度下对第二介电层进行退火。

导电材料可以是难熔金属。

难熔金属可以是钨或钌。

第一介电层可以是具有从大约0.05μm至大约9.8μm范围内的厚度的热氧化层，第二介电层可以是具有从大约0.05μm至大约0.1μm范围内的厚度的沉积氧化层，并且第三介电层可以是具有从大约0.05μm至大约0.1μm范围内的厚度的热氧化层。