[发明专利]一种基于SRT算法的高基除法器电路

权利要求书

1.一种基于SRT算法的高基除法器电路，其特征在于，所述电路主要包括商值选择模块QCHS、被除数移位选择模块、除数整理模块、商值移位整理模块和输出整理模块RESULT_ORDER，其中：

所述商值选择模块QCHS中包含多个数值比较模块，采用数值比较的方法产出指定的商值选择编码，利用该商值选择编码产出指定的商值和过程余数，其中的过程余数用于下一次迭代运算的执行，直至产出所有商值和最终余数；

其中，所述数值比较模块的实现过程具体为：

将输入的二进制数A和B的每一位按位异或，得到中间结果T，T的每一位上为“0”表示操作数在该位上数值相同，为“1”表示操作数在该位上数值不同；

由T的最高位逐位判断，直到找到第一个为“1”的位，在对应的位置上判断操作数A的值，若该位A为“1”，则A大于B；若该位A为“0”，则A小于B；

再逐位判断，若T所有位均为“0”，则A等于B；

所述商值选择模块QCHS产出的商值选择编码的位宽由选择的基值所决定，该编码的位宽为选择的基值减1，正好对应于选择的基值所支持的最大商值数；

所述商值选择编码的规则为：

0000000表示商值为0，0000001表示商值为1，0000011表示商值为2，依次类推；其中，编码中“1”的个数即代表该次运算所产出的商值数值；

所述被除数移位选择模块由移位器构成，用于每次迭代运算选取被除数的位值；

所述除数整理模块主要由移位器和加法器构成，用于产出除数的倍数；其中，加法器由超前进位加法器构成；

所述商值移位整理模块同样由移位器构成，用于对每次迭代运算产出的商值进行整理，具体是将每次迭代产出商值放在低位，迭代完成后左移，直至迭代完成，生成最终商值；

所述输出整理模块RESULT_ORDER用于对输出的商值和过程余数进行整理；其中，商值由所述商值移位整理模块给出，过程余数由所述商值选择模块QCHS给出。

2.根据权利要求1所述基于SRT算法的高基除法器电路，其特征在于，

所述数值比较模块采用多个异或门级联结构，用于判断多位二进制数的大小以产出指定的商值选择编码。

3.根据权利要求1所述基于SRT算法的高基除法器电路，其特征在于，

所述商值选择模块QCHS产出过程余数的迭代循环能结合时钟信号传递，即通过时钟控制一个时钟周期可执行的迭代次数。