[发明专利]一种基于SRT算法的高基除法器电路

说明书

本发明公开了一种基于SRT算法的高基除法器电路，所述电路包括商值选择模块QCHS，所述商值选择模块QCHS中包含多个数值比较模块，采用数值比较的方法产出指定的商值选择编码，利用该商值选择编码产出指定的商值和过程余数，其中的过程余数用于下一次迭代运算的执行，直至产出所有商值和最终余数。上述电路采用迭代循环思想，同时采用相对较高基值产出多位商值，以减少迭代周期数，同时优化迭代电路，减少单个周期运行时间，从而提高运算性能。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种基于SRT算法的高基除法器电路。

背景技术

当今芯片核心中，运算部件尤为重要。随着计算机功能复杂度的提升，人们对计算机的运算需求也是越来越大。运算部件中，一般都是以基本的四则运算为基础，如加法器、乘法器和除法器。其中，加法和乘法一般采用超前进位加法器和Booth乘法器。而除法器的设计相对来说会复杂一些，一般的设计思想是采用移位减法思想，逐位运算，每次运算算出一位商值和对应的余数，随后在上一位的余数上继续运算，直至最后一位，算出最终的商值和余数，这种思想也是人们普遍的算术手工计算思想，缺点是计算周期长，不利于高性能场景下的应用。

在如今的高性能计算机芯片中，除法器的设计一般采用基于SRT算法的除法器，该类除法器基于移位减法，但不同的是一次运算会算出多位商值，而商值的位数由运算部件选取的基决定，SRT算法是一种高性能的线性收敛除法算法，每次运算可以算出若干固定位数的商值，直至迭代运算完成，算出最终正确的商值和余数，SRT算法的核心为多次迭代的运算单元，算是数字循环算法的一种，SRT算法的关键是基数的大小，它决定了每次迭代可以产出的商值位数，位数越多，迭代次数越少，运算周期就越小，算法性能越高，但相应的硬件设计会显得复杂一些，而现有技术中并没有相应的解决方案。

发明内容

本发明的目的是提供一种基于SRT算法的高基除法器电路，该电路采用迭代循环思想，同时采用相对较高基值产出多位商值，以减少迭代周期数，同时优化迭代电路，减少单个周期运行时间，从而提高运算性能。

本发明的目的是通过以下技术方案实现的：

一种基于SRT算法的高基除法器电路，所述电路主要包括商值选择模块QCHS、被除数移位选择模块、除数整理模块、商值移位整理模块和输出整理模块RESULT_ORDER，其中：

所述商值选择模块QCHS中包含多个数值比较模块，采用数值比较的方法产出指定的商值选择编码，利用该商值选择编码产出指定的商值和过程余数，其中的过程余数用于下一次迭代运算的执行，直至产出所有商值和最终余数；

所述被除数移位选择模块由移位器构成，用于每次迭代运算选取被除数的位值；

所述除数整理模块主要由移位器和加法器构成，用于产出除数的倍数；其中，加法器由超前进位加法器构成；

所述商值移位整理模块同样由移位器构成，用于对每次迭代运算产出的商值进行整理，具体是将每次迭代产出商值放在低位，迭代完成后左移，直至迭代完成，生成最终商值；

所述输出整理模块RESULT_ORDER用于对输出的商值和过程余数进行整理；其中，商值由所述商值移位整理模块给出，过程余数由所述商值选择模块QCHS给出。

由上述本发明提供的技术方案可以看出，上述电路采用迭代循环思想，同时采用相对较高基值产出多位商值，以减少迭代周期数，同时优化迭代电路，减少单个周期运行时间，从而提高运算性能。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的基于SRT算法的高基除法器电路结构示意图；