[发明专利]一种三模冗余计算机时钟同步方法及其系统

说明书

本申请公开了一种三模冗余计算机时钟同步方法及其系统，其中，三模冗余计算机时钟同步系统包括三个CPU子模块和双冗余MCU时钟配置单元；三个CPU子模块之间通过三机数据交换/同步/表决通道两两连接；双冗余MCU时钟配置单元通过时钟反馈通道分别与三个CPU子模块连接；双冗余MCU时钟配置单元还通过I2C总线分别与三个CPU子模块连接。本申请具有通过时钟计数值反馈，直接对时钟输出值进行补偿调试，补偿精度高，以及内部采用冗余结构，实现了时钟同步系统内部无单点失效环节，可靠性高的技术效果。

技术领域

本申请涉及计算机技术领域，尤其涉及一种三模冗余计算机时钟同步方法及其系统。

背景技术

三模冗余计算技术是一种高可靠，带有容错功能的计算技术，即三个完全独立的计算机(central processing unit,CPU)子模块对一个输入对象同时执行相同运算和操作，将处理结果同时送入输出表决器，表决器以各CPU子模块多数相同的计算结果作为表决输出，通常称为三取二表决输出。该技术可以有效的消除单点故障，实现了计算机系统级容错。其应用领域为对可靠性和安全性要求高的航空、航天和工业控制等领域。为保证三模冗余计算机正确和可靠的运行，即CPU子模块在相同时刻执行相同操作，三机(三个CPU子模块)同步技术是其必须解决的核心关键问题，而要实现三机同步，首先要实现三机时钟系统的同步。因为时钟系统是为计算机提供最基本的时基信号，是保证三模冗余计算机同步运行的基础信号。

目前工程上普遍采用的三机时钟同步技术如下：

(1)公共时钟方案：为了保证三模冗余计算机时钟的同步性，系统采用统一公共的主时钟，利用时钟缓冲器分成三路后为三个CPU子模块提供时钟，因三个CPU子模块时钟同源，从而保证了三个CPU子模块时钟精确同步。公共时钟方案虽然很好的解决了各CPU子模块时钟同步问题，但公共时钟是系统的单故障点，对系统的可靠性是一种威胁。

(2)基于逻辑电路的时基同步方法：该方法是三个CPU子模块使用独立时钟，因独立时钟存在异步性，这种异步性随工作时间增长不断累积增大，当达到一定阈值时会使三机不能正常同步，为解决该问题，采用逻辑电路(一般情况下是现场可编程门阵列(FieldProgrammable Gate Array,FPGA)逻辑电路在固定时间周期(同步心跳)内对三机进行时钟交互表决，交互表决后使三机的同步心跳一致。该同步心跳作为各CPU子模块时基信号，以该时基信号周期性对三机运行同步握手，从而保证了三机运行的同步性。

基于逻辑电路的时基同步方法使用独立时钟，虽然有效的避免了公用时钟引起的共因失效，但该方法却存在如下缺点：

(1)同步精度依赖于交互表决后三机的统一同步心跳，因同步心跳产生交互表决需要完成时间，同步心跳的时钟周期很难做到和CPU子模块工作时钟量级相当，同步精度不高，一般情况下该方案比公共时钟方案同步精度低几个数量级。

(2)同步逻辑电路工作同样需要时钟驱动，同样存在时钟异步性，当三机同步逻辑电路的驱动时钟初始或运行时偏差较大时，可能产生三机无法同步故障。

发明内容

本申请的目的在于提供一种三模冗余计算机时钟同步方法及其系统，具有通过时钟计数值反馈，直接对时钟输出值进行补偿调试，补偿精度高，以及内部采用冗余结构，实现了时钟同步系统内部无单点失效环节，可靠性高的技术效果。

为达到上述目的，本申请提供一种三模冗余计算机时钟同步系统，包括三个CPU子模块和双冗余MCU时钟配置单元；三个CPU子模块之间通过三机数据交换/同步/表决通道两两连接；双冗余MCU时钟配置单元通过时钟反馈通道分别与三个CPU子模块连接；双冗余MCU时钟配置单元还通过I2C总线分别与三个CPU子模块连接；其中，双冗余MCU时钟配置单元：用于接收三个CPU子模块反馈的时间差值或计数差值；对时间差值或计数差值进行计算，获得工作时钟补偿修正寄存器值或时钟调节数值，并将获得的工作时钟补偿修正寄存器值或时钟调节数值发送至相应的CPU子模块。