[发明专利]晶体管结构

说明书

本发明公开了一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一凹槽、以及一第一导电区。所述栅极位于一硅表面上方。所述间隔层位于所述硅表面上方且至少覆盖所述栅极的一侧壁。所述通道区位于所述硅表面下方。所述第一导电区至少部分地形成于所述第一凹槽内，其中所述晶体管结构旁的一相邻晶体管结构的导电区是至少部分地形成于所述第一凹槽内。相较于现有技术所公开的鳍式结构晶体管，本发明所公开的所述晶体管结构可以减少漏电流。

技术领域

本发明是涉及于一种晶体管结构，尤其涉及一种具有低漏电流的晶体管结构。

背景技术

在现有技术中，目前最常使用的一种晶体管是形成于一平面硅晶圆中的金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,(MOSFET))，其中所述晶体管具有形成在一硅表面上的栅极，且所述栅极与所述硅表面被一介电质材料分开。另外，所述晶体管的漏极与源极是形成于所述硅表面下的基底中。而随着所述晶体管的尺寸日益微缩，所述晶体管可以利用鳍式结构晶体管(例如鳍式场效应晶体管(FinFET)、三栅极晶体管(tri-gate FET)或双栅(double-gate)晶体管等等)来实现以使所述晶体管的尺寸可从22纳米继续微缩至7纳米，或是继续微缩至比7纳米更小的尺寸。然而，大多数所述鳍式结构晶体管的技术是通过产生高开启电流(ON current)来强调所述晶体管的电流驱动能力以展现所述晶体管的高性能，而不是强调所述晶体管具有低漏电流的能力以展现所述晶体管的低关闭电流(OFF current)。但对于深纳米硅技术而言，利用将所述鳍式结构晶体管做为一低漏电流与低功耗的元件的重要性与日俱增，特别是当所述鳍式结构晶体管是应用在内存电路(例如静态随机存取存储器(static random accessmemories,SRAMs),动态随机存取存储器(dynamic random access memories,DRAMs),便携式集成电路(integrated circuit,IC)或可穿戴式集成电路等)中的开关元件时。

例如，最普遍用于动态随机存取存储器的存储单元具有一存取晶体管(accesstransistor)和一存储电容(storage capacitor)。而现有技术利用一平面晶体管或所述鳍式结构晶体管作为所述存取晶体管时，所述存取晶体管在关闭状态(OFF state)时会遭受高漏电流的问题(例如每一存储单元超过1皮安培)，其中因为所述高漏电流的问题会使所述动态随机存取存储器内所储存的信号快速泄漏，导致所述动态随机存取存储器需要非常短的刷新时间(refresh time)以恢复所储存的信号(否则所储存的信号便会遗失)，所以所述高漏电流的问题是无法被接受的。另外，在所述存取晶体管的关闭状态时会具有多种已知的漏电流来源，例如(a)栅极至通道的漏电流(Gate-to-Channel leakage)、(b)栅极诱导漏极的漏电流(Gate-Induced Drain Leakage,GIDL)、(c)漏极引入势垒降低(Drain-induced barrier lowering,DIBL)的漏电流、(d)亚阈值通道的漏电流(Sub-thresholdchannel leakage)、(e)由硅材料中p-n结引起的源/漏极侧壁或区域的漏电流等。为了使每一元件的关闭电流满足接近飞安培(femto-Ampere)的水平，所述每一元件内部分的晶体管尺寸的参数必须被放宽至无法接受的地步，而违背了晶体管的微缩理论，其中所述晶体管的微缩理论为了要实现摩尔定律(Moore’s Law)的经济所以要求缩小晶体管尺寸以减少存储单元的尺寸。在一夸大的例子中，对10纳米的工艺技术而言，栅极的长度需要大于100纳米以降低所述关闭电流满足每一存储单元1飞安培的需求，然而这是很不实际的。因此，如何提供具有低漏电流的晶体管是所述动态随机存取存储器的设计者的一项重要议题。

发明内容