[发明专利]非易失性存储器及其制造方法

说明书

本发明涉及一种非易失性存储器，包括堆叠层和存储单元阵列。堆叠层包括堆叠的第一堆栈和第二堆栈以及位于所述第一堆栈和第二堆栈之间的连接层，所述第一堆栈和第二堆栈分别包括交替堆叠的栅极层和介质层。存储单元阵列包括多个存储串，每个存储串包括第一子串和第二子串，所述第一子串垂直贯穿所述第一堆栈，所述第二子串垂直贯穿所述第二堆栈，所述第一子串包括第一沟道层，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层；其中所述连接层在所述堆叠层的延伸方向上与所述第一沟道层和所述第二沟道层的沟道连接部相对，且所述连接层与所述沟道连接部之间为介质层。

本案是2019年8月8日提交的，申请号为“201910728547.6”的中国专利申请的分案申请

技术领域

本发明涉及半导体器件的技术领域，尤其涉及一种非易失性存储器及其制造方法。

背景技术

随着技术的发展，对电子产品的尺寸要求越来越小，同时对存储器件提出了体积小高容量的要求。非易失性存储器可以在电力中断时保持所存储的数据。为了提高非易失性存储器的集成度，提出了将存储单元自硅衬底垂直层叠的3D非易失性存储器件。

对于垂直沟道结构的3D NAND型非易失性存储器来说，具有介质层和栅极层交替堆叠形成的堆栈结构和贯穿该堆栈结构的沟道孔。随着堆叠层数的增加，深孔刻蚀越来越难。通常的做法是将两个或多个堆栈结构沿垂直方向连接起来，形成更多层的堆栈结构。在不同的堆栈结构之间用氧化层连接，然后再对沟道孔内部的功能层进行一次垫积。功能层通常的垫积顺序从沟道孔侧壁向沟道孔中心依次为阻挡层，存储层和隧穿层，再垫积导电层。由于多个堆栈结构连接起来形成的沟道孔很深，经过一次垫积形成的功能层的厚度会上下不一致，并且各层组分的一致性会比较差，由此导致存储器的电气性能较差。另一方面，由于层数的增多，具有多个堆栈结构的非易失性存储器在编程阶段的编程干扰问题也会更严重。

发明内容

本发明所要解决的技术问题是提供一种功能层一致性较好的非易失性存储器及其制造方法，可以降低编程干扰。

本发明提出一种非易失性存储器，包括堆叠层和存储单元阵列。堆叠层包括堆叠的第一堆栈和第二堆栈以及位于所述第一堆栈和第二堆栈之间的连接层，所述第一堆栈和第二堆栈分别包括交替堆叠的栅极层和介质层。存储单元阵列包括多个存储串，每个存储串包括第一子串和第二子串，所述第一子串垂直贯穿所述第一堆栈，所述第二子串垂直贯穿所述第二堆栈，所述第一子串包括第一沟道层，所述第二子串包括第二沟道层，所述第一沟道层电性连接所述第二沟道层；其中所述连接层在所述堆叠层的延伸方向上与所述第一沟道层和所述第二沟道层的沟道连接部相对，且所述连接层与所述沟道连接部之间为介质层。

在本发明的一实施例中，所述第一子串包括第一电荷存储层，所述第二子串包括第二电荷存储层，其中所述第一电荷存储层和所述第二电荷存储层未延伸到所述连接层与所述沟道连接部之间的区域。

在本发明的一实施例中，所述第一沟道层和所述第二沟道层的沟道连接部为空心柱状或者实心柱状。

在本发明的一实施例中，所述连接层和所述沟道连接部构成未带有存储单元的中间串选择管，电性连接于所述第一子串和所述第二子串之间。

在本发明的一实施例中，上述的非易失性存储器还包括控制器，配置为：在编程期间，对每个存储串的选中存储单元施加编程电压，对非选中存储单元施加第一导通电压，且对所述中间串选择管施加第二导通电压，其中在所述编程期间的至少一部分时段，所述第二导通电压大于所述第一导通电压。

在本发明的一实施例中，所述第二导通电压的波形与所述编程电压的波形相同，且所述第二导通电压与所述编程电压的比例在0.9～1.1之间。

在本发明的一实施例中，所述第二导通电压的波形与所述第一导通电压的波形相同，且所述第二导通电压与所述编程电压小于或等于1.1。