[发明专利]沟槽的外延填充方法有效
申请号: | 202010326164.9 | 申请日: | 2020-04-23 |
公开(公告)号: | CN111403266B | 公开(公告)日: | 2022-06-21 |
发明(设计)人: | 李昊;侯翔宇;杨继业;管子豪;赵龙杰;陆怡;邢军军 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/308 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 沟槽 外延 填充 方法 | ||
1.一种沟槽的外延填充方法,其特征在于,包括如下步骤:
步骤一、提供半导体衬底,在所述半导体衬底表面形成硬质掩膜层;
步骤二、光刻定义出沟槽的形成区域,对所述硬质掩膜层进行刻蚀将所述沟槽的形成区域的所述硬质掩膜层去除以及将所述沟槽之间的平台区域的所述硬质掩膜层保留;
步骤三、以所述硬质掩膜层为掩膜对所述半导体衬底进行刻蚀形成所述沟槽;
步骤四、将各所述平台区域的所述硬质掩膜层的横向尺寸从两侧向中间横向缩小并使对应的所述半导体衬底的表面暴露;
步骤五、选择性外延生长第一外延层将所述沟槽完全填充,所述第一外延层在所述沟槽的内侧表面对应的所述半导体衬底表面上以及所述平台区域暴露的所述半导体衬底表面上同时生长;在各所述平台区域,所述第一外延层还会延伸到所述硬质掩膜层表面,延伸到所述硬质掩膜层表面上的所述第一外延层为台阶外延层,所述台阶外延层会在所述第一外延层内产生应力,所述硬质掩膜层的横向尺寸越小所述台阶外延层所产生的应力越小,所述台阶外延层所产生的应力越小所产生的应力缺陷越少,步骤四中将所述硬质掩膜层的横向尺寸缩小到使应力缺陷减少到工艺要求值以下或消除。
2.如权利要求1所述的沟槽的外延填充方法,其特征在于,还包括步骤:
步骤六、采用以所述硬质掩膜层为停止层的化学机械研磨工艺对所述第一外延层进行研磨;
步骤七、去除所述硬质掩膜层。
3.如权利要求2所述的沟槽的外延填充方法,其特征在于:步骤四中所述硬质掩膜层的横向尺寸的最小值还要求满足作为所述化学机械研磨工艺的停止层的要求。
4.如权利要求1或3所述的沟槽的外延填充方法,其特征在于:同一所述半导体衬底上形成有多个所述沟槽,所述沟槽和所述平台区域交替排列,由一个所述沟槽的宽度和一个相邻的所述平台区域的宽度的和作为的步进,步骤四中,各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的5%~80%。
5.如权利要求4所述的沟槽的外延填充方法,其特征在于:步骤四中,各所述平台区域上的所述硬质掩膜层的横向尺寸缩小到所述步进的30%。
6.如权利要求2所述的沟槽的外延填充方法,其特征在于:在所述半导体衬底的表面上还形成有第二外延层,所述沟槽形成于所述半导体衬底中。
7.如权利要求6所述的沟槽的外延填充方法,其特征在于:所述半导体衬底为硅衬底,所述第二外延层为硅外延层。
8.如权利要求7所述的沟槽的外延填充方法,其特征在于:所述第一外延层为硅外延层。
9.如权利要求8所述的沟槽的外延填充方法,其特征在于:所述沟槽的外延填充方法用于形成超级结,所述第一外延层具有第二导电类型掺杂,所述第二外延层具有第一导电类型掺杂,由填充于所述沟槽中的所述第一外延层组成第二导电类型柱,由所述沟槽之间的所述第二外延层组成第一导电类型柱,由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
10.如权利要求8或9所述的沟槽的外延填充方法,其特征在于:步骤一中所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成;
所述第三氧化层作为步骤三中形成所述沟槽时的刻蚀阻挡层,所述第三氧化层的厚度满足在刻蚀形成所述沟槽之后依然保留有部分厚度,保留的所述第三氧化层在步骤三的所述沟槽的刻蚀工艺完成之后去除。
11.如权利要求10所述的沟槽的外延填充方法,其特征在于:在去除所述第三氧化层之后,还包括在所述沟槽的内侧表面形成牺牲氧化层之后再去除所述牺牲氧化层的步骤。
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