[发明专利]沟槽的外延填充方法

说明书

本发明公开了一种沟槽的外延填充方法，包括：步骤一、在半导体衬底表面形成硬质掩膜层；步骤二、光刻定义出沟槽的形成区域并对硬质掩膜层进行刻蚀；步骤三、以硬质掩膜层为掩膜对半导体衬底进行刻蚀形成所述沟槽；步骤四、将各平台区域的硬质掩膜层的横向尺寸从两侧向中间横向缩小；步骤五、选择性外延生长第一外延层将所述沟槽完全填充，通过步骤四中将硬质掩膜层的横向尺寸缩小减少台阶外延层的应力并减少或消除应力缺陷。本发明能台阶外延层的应力以及由应力产生的缺陷，能增加工艺窗口，利于器件尺寸缩小，能减少填充难度，增加产能。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽的外延填充方法。

背景技术

如图1A至图1F所示，是现有第一种沟槽的外延填充方法各步骤中的器件结构示意图；现有第一种沟槽的外延填充方法包括如下步骤：

步骤一、如图1A所示，提供半导体衬底101，在所述半导体衬底101表面形成硬质掩膜层103。

通常，在所述半导体衬底101的表面上还形成有第二外延层102，后续的沟槽104形成于所述半导体衬底101中。

所述半导体衬底101为硅衬底。所述第二外延层102为硅外延层；后续形成的第一外延层106为硅外延层。

所述硬质掩膜层103由第一氧化层1031、第二氮化层1032和第三氧化层1033叠加而成。

步骤二、如图1B所示，光刻定义出沟槽104的形成区域，对所述硬质掩膜层103进行刻蚀将所述沟槽104的形成区域的所述硬质掩膜层103去除以及将所述沟槽104之间的平台区域的所述硬质掩膜层103保留。

步骤三、如图1B所示，以所述硬质掩膜层103为掩膜对所述半导体衬底101进行刻蚀形成所述沟槽104。

同一所述半导体衬底101上形成有多个所述沟槽104，所述沟槽104和所述平台区域交替排列，由一个所述沟槽104的宽度和一个相邻的所述平台区域的宽度的和作为的步进(Pitch)。

通常，所述第三氧化层1033作为形成所述沟槽104时的刻蚀阻挡层，所述第三氧化层1033的厚度满足在刻蚀形成所述沟槽104之后依然保留有部分厚度。

如图1C所示，所述沟槽104的刻蚀工艺完成之后将保留的所述第三氧化层1033去除。

在去除所述第三氧化层1033之后，还包括步骤：

如图1C所示，在所述沟槽104的内侧表面形成牺牲氧化层5；

如图1D所示，之后再去除所述牺牲氧化层5。在去除所述牺牲氧化层5的过程中会对所述第二氮化层1032底部的所述第一氧化层1031产生一定的横向刻蚀并形成底切(undercut)结构。

之后，如图1E所示，去除所述第二氮化层1032。由保留的所述第一氧化层1031作为后续工艺中的所述硬质掩膜层103。

步骤四、如图1F所示，选择性外延生长第一外延层106将所述沟槽104完全填充；在各所述平台区域，所述第一外延层106还会延伸到所述硬质掩膜层103表面，延伸到所述硬质掩膜层103表面上的所述第一外延层106为台阶外延层，所述台阶外延层会在所述第一外延层106内产生应力并容易形成应力缺陷，这主要是因为，所述台阶外延层和其他区域的所述第一外延层106的底部结构不同，所述台阶外延层在所述硬质掩膜层103上成膜时的晶格结构容易和其他区域的所述第一外延层106的晶格结构不同从而容易产生应力及缺陷。

图1F中，所述平台区域两侧的所述沟槽104中形成的所述第一外延层106在所述硬质掩膜层103即第一氧化层1031的顶部并没有横向接触。台阶外延层的形成区域如虚线框106a所示，所述平台区域顶部的相邻两个所述第一外延层106的间隔区域如虚线框107所示。