[发明专利]集成电路及形成半导体结构的方法

说明书

本公开实施例提供一种集成电路及形成半导体结构的方法。环绕式栅极纳米线晶体管具有垂直堆叠的多个纳米线通道、包裹纳米线通道的第一栅极介电层与包裹第一栅极介电层的第一栅极电极。环绕式栅极纳米片晶体管具有垂直堆叠的多个纳米片通道、包裹纳米片通道的第二栅极介电层与包裹第二栅极介电层的第二栅极电极。平面装置具有平面通道、在平面通道上的第三栅极介电层与在第三栅极介电层上的第三栅极电极。第一与第二栅极介电层具有相同厚度。第三栅极介电层比第一和第二栅极介电层厚。纳米线通道与纳米片通道的宽度是小于平面通道的宽度。

技术领域

本公开涉及一种半导体装置，且特别涉及一种具有环绕式栅极装置和平面装置的半导体装置。

背景技术

垂直堆叠的环绕式栅极(gate-all-around，GAA)的水平纳米线(nanowire，NW)和纳米片(nanosheet，NS)装置是有希望的下一世代集成电路(IC)，因为它们具有良好的可控性栅极、低漏电和良好的可扩展性。GAA NW装置和GAA NS装置在其通道区域中分别具有多个垂直堆叠的线通道和片通道，它们被栅极介电层和栅极电极包裹。相邻的线通道或片通道之间的垂直空间限制了栅极介电层的厚度。因此，GAA NW装置和GAA NS装置可能不适用于某些需要厚栅极介电层的应用，例如输入/输出(I/O)功能。在这方面需要改进。

发明内容

本公开实施例提供一种集成电路。集成电路包括一基底、多个环绕式栅极纳米线晶体管在基底上、多个环绕式栅极纳米片晶体管在基底上以籍一第一平面装置在基底上。每一环绕式栅极纳米线晶体管具有垂直堆叠的多个纳米线通道、包裹纳米线通道的一第一栅极介电层以及包裹第一栅极介电层的一第一栅极电极。每一环绕式栅极纳米片晶体管具有垂直堆叠的多个纳米片通道、包裹纳米片通道的一第二栅极介电层以及包裹第二栅极介电层的一第二栅极电极。第一平面装置具有一第一平面通道、在第一平面通道上的一第三栅极介电层以及在第三栅极介电层上的一第三栅极电极。第一栅极介电层与第二栅极介电层具有相同厚度，且第三栅极介电层比第一和第二栅极介电层厚。纳米线通道的一第一宽度是小于纳米片通道的一第二宽度，且第二宽度是小于第一平面通道的一第三宽度。环绕式栅极纳米线晶体管以及环绕式栅极纳米片晶体管在集成电路的一核心区域中彼此相邻，以及第一平面装置是位于与核心区域分离的集成电路的一输入/输出区域中。

本公开实施例提供一种形成半导体结构的方法。接收一半导体基底，其中半导体基底具有一第一装置区域和与第一装置区域分开的一第二装置区域。形成覆盖第二装置区域的一掩模。当掩模覆盖第二装置区域时，执行：在第一装置区域中回蚀半导体基底；以及在回蚀之后，在第一装置区域中交替地外延生长多个硅层和多个硅锗层。在第一装置区域中对硅层和硅锗层进行图样化，以定义多个环绕式栅极纳米线晶体管的多个第一主动区以及多个环绕式栅极纳米片晶体管的多个第二主动区。在第二装置区域中对半导体基底进行图案化，以定义多个平面装置的多个第三主动区。第一主动区的一第一宽度是小于第二主动区的一第二宽度，以及第二宽度小于第三主动区的一第三宽度。

本公开实施例提供一种形成半导体结构的方法。接收一半导体基底，其中半导体基底具有一第一装置区域和与第一装置区域分开的一第二装置区域。在第一和第二装置区域中交替地外延生长多个硅层和多个硅锗层。形成覆盖第一装置区域的一掩模。当掩模覆盖第一装置区域时，执行：在第二装置区域中回蚀硅层和硅锗层；以及在回蚀之后，在第二装置区域中外延生长一硅层。在第一装置区域中对硅和硅锗层进行图样化，以定义多个环绕式栅极纳米线晶体管的多个第一主动区以及多个环绕式栅极纳米片晶体管的多个第二主动区。在第二装置区域中对硅层进行图案化，以定义多个平面装置的多个第三主动区。第一主动区的一第一宽度是小于第二主动区的一第二宽度，以及第二宽度小于第三主动区的一第三宽度。

附图说明

图1是显示根据本公开一些实施例所述的半导体结构(例如集成电路)的示意性方框图。

图2是显示根据本公开一些实施例所述的半导体结构(例如集成电路)的示意性方框图。