[发明专利]一种硬件兼容通用型I2C控制器IP核设计的方法及装置

权利要求书

1.一种硬件兼容通用型I2C控制器IP核设计的方法，其特征在于，包括：

S1、进行自适应硬件设计模块的设计：

S1.1、采集I2C主器件管脚的供电电压V参数、I2C从器件单个管脚的输入阻抗R参数、I2C从器件的个数N参数；

S1.2、根据所述S1.1采集的参数信息计算出I2C主器件的输出驱动电流I，

S1.2、根据所述I2C主器件的输出驱动电流I进行动态调节I2C主器件输出管脚的驱动能力；

S2、进行时钟模块的设计：

S2.1采集FPGA输入的基准时钟f_IN、用户输入的目标I2C基准频率F_BIAS和SCL频率f_I2C；

S2.2根据且100KHz≤f_I2C≤400KHz和步骤S2.1采集的参数信息计算出I2C模块的基准时钟f_bias、FPGA的PLL核的倍频系数M、分频系数N₁、分频模块的分频系数N₂；

S3、进行多芯片兼容型I2C读写模块的设计：

S3.1、根据f_bias＝3f_I2C设置3个f_bias时钟周期中第N个时钟周期SCL/SDA的高、低或高阻状态，其中0≤N≤2；

S3.2、定义SDA为双向信号，定义SDA的控制信号；

S3.3判断当前的I2C读写操作是否处于ACK位和读数字位，若是则将所述步骤S3.2中定义的SDA控制信号进行赋值，将其设置为高阻的状态进行释放总线，将SDA的控制交由I2C从器件处理；

S4、进行可重构读写缓存模块的设计：

S4.1、判断在当前I2C读写操作下，I2C从器件有无ACK，若有则执行当前指令集缓存中的指令，若无则根据SRS寄存器的状态计算出数据缓存中重构读写的起始地址，将当前的指令集缓存中的指令再次执行直至整个数据包成功写入/读出；

S4.2、判断指令集缓存中的指令是否执行完毕，若所述指令执行完毕则进行指令集缓存和数据缓存的清空，若所述指令未执行完毕则继续等待和判断；

S4.3、每次读操作完成后，设置读数据有效信号拉高1个f_bias时钟周期，并将从I2C子器件中读出的数据发送至读数据端口；

S5、进行全局状态指示信号及状态寄存器模块的设计：

S5.1、对当前读写控制状态机的状态进行判断；

S5.2、根据S5.1的判断结果输出周期不定的有效指示信号：I2C总线忙、正在进行写操作、正在进行读操作、读操作完成、写操作完成和读数据；输出有效时间为1个时钟周期，与f_bias同步的指示信号：对I2C从器件寻址无响应、对I2C从器件内部寄存器的寻址无响应、对I2C从器件内部寄存器写入数据时无响应。

2.根据权利要求1所述的一种硬件兼容通用型I2C控制器IP核设计的方法，其特征在于，还包括在FPGA内部实现I2C总线的外部的上拉/下拉电阻。

3.根据权利要求1所述的一种硬件兼容通用型I2C控制器IP核设计的方法，其特征在于，所述S1中自适应硬件设计模块的设计还包括基于顶层方法的板级延时自动去抖技术，具体描述如下：

设置SCL和SDA的板级走线延时差值T_skew，设置走线长度匹配的FPGA 内的时钟源f_{deskew_IN，}根据N_{IO_DELAY}＝T_skew/f_{deskew_IN}计算IO_DELAY子核的个数，根据级联调用IO_DELAY子核。

4.根据权利要求1所述的一种硬件兼容通用型I2C控制器IP核设计的方法，其特征在于，所述S5中全局状态指示信号及状态寄存器模块的设计还包括SRS寄存器的设置，具体描述如下：

SRS寄存器为只读寄存器，设置SRS寄存器通过SRS寄存器的地址、状态寄存器的输出数据接口、SRS寄存器输出数据的有效信号与外部相连，若发生I2C从器件无ACK时，根据对SRS寄存器的读操作，判断当前具体出错的步骤，确定出可重构读写的范围。