[发明专利]一种硬件兼容通用型I2C控制器IP核设计的方法及装置

说明书

本发明涉及电子通讯控制领域，具体公开了一种硬件兼容通用型I2C控制器IP核设计的方法及装置，包括：自适应硬件设计模块：支持不同数目I2C从器件的热拔插和自动去抖技术；时钟模块：生成I2C模块基准时钟；多芯片兼容型I2C读写模块：生成相应位宽I2C从器件地址、寄存器地址、写数据和读数据的接口；可重构读写缓存模块：在命令与数据双缓存的同时，根据状态监测和顶层命令，进行动态的数据存取、命令发送和数据的重构读写操作；全局状态指示信号及状态寄存器模块：实时监控IP核的运行状态、定位程序停止的硬件和软件原因指示信号，本发明在FPGA上实现改进型的I2C IP核设计，明确I2C IP核总线状态指示、增强了I2C IP核的硬件兼容性和提高I2C IP核的可重构机制。

技术领域

本发明属于电子通讯控制领域，特别涉及一种硬件兼容通用型I2C控制器IP核设计的方法及装置。

背景技术

I2C总线是一种常用的串行控制及数据总线，由Philips半导体公司提出，广泛应用于各种可编程芯片的实时配置、传感器芯片的通信以及Flash芯片的读写等场合，成为当前的主流总线之一。I2C总线由时钟线SCL和数据线SDA构成，连接I2C主器件和I2C从器件，其中SCL为单向信号，SDA为双向信号。单个I2C主器件可挂载多个I2C从器件，并支持多种速度模式以及不同长度的寻址方式。在时序上，I2C总线由起始位(S)、终止位(P)、数据位(D)和确认位(ACK)非确认位(NACK)构成，其中S、P均由I2C主器件发起，D为双向信号，ACK为I2C从器件对于I2C主器件的确认，NACK为I2C主器件通知I2C从器件本次数据连续读结束。在对于I2C器件读写时，一般要先对芯片进行寻址，再对芯片内部的寄存器进行寻址。

由于支持I2C总线的器件种类和数量众多，器件内部的寄存器数量差异较大，因此具体的寄存器寻址方式不完全相同，例如Silicon Labs的SI5338B芯片和IDT的CPS1848的寄存器寻址位数相差24位，这就导致实际使用时I2C的程序无法完全具有通用性。且当前的大多数I2C IP核存在着总线状态指示不明、硬件兼容性不强以及可重构机制较差等现象。FPGA作为主流的复杂电子系统核心芯片之一，具有集成度高、灵活性强和开发周期短等特点，在主流FPGA上实现改进型的通用I2C总线IP核的设计，将会极大地缩减调试时间，增强整个模块的性能。本发明分为Xilinx FPGA和Altera FPGA两个版本的IP核，同时支持VHDL和Verilog两种语言。

发明内容

本发明的目的在于提供一种硬件兼容通用型I2C控制器IP核设计的方法及装置，其能够明确I2C IP核总线状态的指示、增强了I2C IP核的硬件兼容性和提高I2C IP核的可重构机制。

为实现上述目的，一种硬件兼容通用型I2C控制器IP核设计的方法，包括以下步骤：

S1、进行自适应硬件设计模块的设计：

S1.1、采集I2C主器件管脚的供电电压V参数、I2C从器件单个管脚的输入阻抗R参数、I2C从器件的个数N参数；

S1.2、根据所述S1.1采集的参数信息计算出I2C主器件的输出驱动电流I，

S1.2、根据所述I2C主器件的输出驱动电流I进行动态调节I2C主器件输出管脚的驱动能力；

S2、进行时钟模块的设计：

S2.1采集FPGA输入的基准时钟f_IN、用户输入的目标I2C基准频率F_BIAS和SCL频率f_I2C；

S2.2根据且100KHz≤f_I2C≤400KHz和步骤S2.1采集的参数信息计算出I2C模块的基准时钟f_bias、FPGA的PLL核的倍频系数M、分频系数N₁、分频模块的分频系数N₂；