[发明专利]一种硬件可编程异构多核片上系统

权利要求书

1.一种硬件可编程异构多核片上系统，其特征在于，包括：

多核DSP（1）、多核MPU（2）、GPU（3）、FPGA（6）、FPGA配置外设模块（7）、IO外设A（8）和IO外设B（9）；其中，

所述IO外设A（8）通过FE总线（10）与所述多核DSP（1）和所述FPGA（6）连接，向所述多核DSP（1）和所述FPGA（6）中传输待处理数据；

所述多核DSP（1）通过DSP-PL总线（11）与所述FPGA（6）实现信号、数据处理任务的切换；所述多核DSP（1）和所述FPGA（6）用于高吞吐率的数据预处理、密集数据处理和底层算法运算；

所述多核DSP（1）和所述多核MPU（2）均连接有PS总线（12）；所述FPGA配置外设模块（7）与所述PS总线（12）连接；所述FPGA（6）通过BE总线（13）连接所述IO外设B（9）；

所述FPGA（6）通过AIP_DSP总线（14）和AIP_MPU总线（15）分别对所述多核DSP（1）和所述多核MPU（2）实现可编程硬件加速；所述GPU（3）和所述多核MPU（2）连接，所述多核MPU（2）实现系统控制、用户界面及高层次算法运算，所述GPU（3）用于图形加速；

所述多核DSP（1）和所述多核MPU（2）共享所述FPGA配置外设模块（7），所述FPGA配置外设模块（7）用于对所述FPGA（6）进行静态配置和动态重构。

2.如权利要求1所述的硬件可编程异构多核片上系统，其特征在于，所述FPGA（6）中包括可编程DSP加速器（16）和可编程MPU加速器（17），对所述多核DSP（1）和所述多核MPU（2）提供可编程硬件加速；所述可编程DSP加速器（16）通过AIP_DSP总线（14）与所述多核DSP（1）相连，所述可编程MPU加速器（17）通过AIP_MPU总线（15）与所述多核MPU（2）相连。

3.如权利要求2所述的硬件可编程异构多核片上系统，其特征在于，所述AIP_DSP总线（14）和所述AIP_MPU总线（15）为支持Cache一致性的高速总线，分别连到多核DSP（1）的L2Cache存储器和所述多核MPU（2）的L1 Cache存储器处；所述PS总线（12）是所述多核DSP（1）和所述多核MPU（2）之间的高速总线。

4.如权利要求1所述的硬件可编程异构多核片上系统，其特征在于，所述多核DSP（1）配置片上SRAM、多级Cache以实现加速指令和数据的存取，所述多核DSP（1）的L1、L2 Cache/SRAM能够配置成Cache，或片上SRAM。

5.如权利要求1所述的硬件可编程异构多核片上系统，其特征在于，所述FE总线（10）、所述DSP-PL总线（11）、所述PS总线（12）和所述BE总线（13）之间通过拓扑互连相连，提供整个系统互连的层次性、灵活性。

6.如权利要求1所述的硬件可编程异构多核片上系统，其特征在于，所述FPGA（6）还包括SRAM、硬件IP、软件可定义IP、宏模块、片上内存和接口控制器，通过可编程交叉总线或片上网络和处理器系统相连，以实现并行数据运算、硬件加速和SOC资源配置。

7.如权利要求1所述的硬件可编程异构多核片上系统，其特征在于，所述硬件可编程异构多核片上系统还包括DSP加速器固件（4）和MPU加速器固件（5），分别连接所述多核DSP（1）和所述多核MPU（2）。