[发明专利]一种硬件可编程异构多核片上系统

说明书

本发明公开一种硬件可编程异构多核片上系统，属于集成电路技术领域。该片上系统将多核DSP、多核MPU、GPU、FPGA以及众多的IP组件，通过片上高速总线互连网络有机地组合在一起，构成一个硬件可编程、处理器多核异构的片上系统芯片，充分发挥各个异构核的专长。本发明通过多核DSP和FPGA组成的区域，用来完成高吞吐率数据预处理、密集数据运算、底层算法等业务的实现；多核MPU、GPU、FPGA加速器组成的区域，用来完成用户界面、高层算法、应用程序运行、网络传输等业务的实现。并且FPGA还可以实现多核DSP、多核MPU中所需要的硬件加速功能。基于硬件可重构，本芯片架构提高了片上系统集成的灵活性，及后期产品的可扩展性、可升级性。

技术领域

本发明涉及集成电路技术领域，特别涉及一种硬件可编程异构多核片上系统。

背景技术

当前，通信、机器视觉、辅助驾驶、医学/生物成像、航空电子、大数据分析、物联网等应用领域都需要高性能的数字信号处理、密集数据计算能力以及很强的图形图像处理显示功能，并且还需要系统和算法具有灵活性、自适应能力。现在整机系统的更新换代速度加快，整机系统应要具有一定的升级能力，这需要产品制造后，系统中的芯片能提供一定的修改、优化和重构能力。

为了满足上述需求，业界做了很多尝试，推出了相应的产品。首先是异构多核处理器，RISC通用处理器和DSP相结合的异构处理核架构具备更好的性能和更有效率的能耗。在此架构下，DSP用来处理密集数据处理、复杂算法，例如数据滤波、FFT运算等。DSP之所以实现起来效率更高，这得益于DSP的哈佛结构、SIMD结构以及特殊寻址、零开销循环方面的硬件支持等。通用处理器如ARM用来处理用户界面、控制事务、网络连接、运行操作系统和应用程序等，混合系统的总体性能得到大大的提高。

传统的DSP处理器核心是一个高性能的运算单元，算法实施时运算是串行进行的，因此比较复杂的算法计算可能需要来回循环几百次才能完成，故DSP处理器处理算法总的运算速度并不是很快。在大规模数据计算时，往往需要数据运算的并行处理和高吞吐率，这样单DSP的劣势就更明显了。当单个处理器性能不能满足需求时，通常的处理方法是提高处理器的工作频率或增加处理器的数量，由于工艺、电路结构、功耗等方面的限制，处理器的工作频率提高的余地有限。

现场可编程门阵列（FPGA）在并行计算方面具有较大性能优势，FPGA对信号、数据处理可以采用并行处理结构，FPGA能够实现几十乃至几百个运算单元同时进行运算。但传统的FPGA功能比较单一，主要集中在数据运算和电路控制方面；在电路规模过大时，其芯片配置时间过长。虽然FPGA有动态重配置功能使实现的电路具有一定的灵活性，但还是满足不了算法的动态快速切换以及日益的智能化、系统灵活性的需求。并且FPGA为了保证可编程逻辑块及互连具有灵活的通用编程特性，其综合实现后的实际电路延迟较大，工作频率并不高，并且相对于ASIC其电路面积利用效率偏低，难以获得像ASIC那样的高性能、高集成度、低功耗的目标。

在通用处理器和DSP芯片领域，为了支持特定应用领域一些复杂的协议和算法，提升数据处理能力，在处理器中加入了专用的加速器模块，但专用的加速器功能在器件制造之后很难进行修改、扩展，系统的灵活性受到了限定。如通信所要求的带宽依赖于加速器的数量和类型，同时要求加速器具有适应性、灵活性，因此对对异构多核SOC来说，其可扩展性、适应性也是一个问题。硬件可编程异构多核片上系统可以克服上面这个问题，它将通用处理器的灵活性和FPGA的并行计算、硬件加速能力很好地结合起来，是面向大规模计算中比较理想的解决方案。但目前硬件可编程片上系统的研究主要集中在将通用RISC处理器如ARM和FPGA结合起来。很少将通用处理器、DSP、FPGA三者集成在一个芯片中，发挥各自的特长，提供单芯片全可编程异构多核片上系统。