[发明专利]3D存储器件的制造方法有效
申请号: | 202010342461.2 | 申请日: | 2020-04-27 |
公开(公告)号: | CN111540747B | 公开(公告)日: | 2021-07-16 |
发明(设计)人: | 李卫东;徐伟;周文斌 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/11565 | 分类号: | H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11582 |
代理公司: | 北京成创同维知识产权代理有限公司 11449 | 代理人: | 蔡纯;张靖琳 |
地址: | 430074 湖北省武汉*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 存储 器件 制造 方法 | ||
1.一种3D存储器件的制造方法,包括:
在衬底上形成牺牲叠层结构,所述牺牲叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层;
形成贯穿所述牺牲叠层结构的多个沟道柱和多个伪沟道柱,所述多个沟道柱和所述多个伪沟道柱分别位于彼此邻接的单元区和外围区中;
经由抗蚀剂掩模的开口蚀刻所述牺牲叠层结构以形成多个栅线缝隙,所述多个栅线缝隙从所述单元区延伸至所述外围区,并且将所述多个牺牲层分隔成多个彼此隔开的部分;
采用所述多个栅线缝隙作为蚀刻通道和沉积通道,将所述多个牺牲层替换成多个栅极导体,以形成栅叠层结构,
其中,所述牺牲叠层结构在所述外围区形成有台阶结构,在所述外围区中,所述多个栅线缝隙贯穿的多个牺牲层的数量逐渐减小导致所述多个栅线缝隙的横向蚀刻速度逐渐增大,所述抗蚀剂掩模的开口宽度,随着与所述单元区和所述外围区之间的边界的距离而变化,以预补偿所述多个栅线缝隙的横向蚀刻速度差异。
2.根据权利要求1所述的制造方法,其中,在所述外围区中,所述抗蚀剂掩模的开口宽度,随着与所述单元区和所述外围区之间的边界的距离增加而减小。
3.根据权利要求2所述的制造方法,其中,所述抗蚀剂掩模的开口宽度分段式变化,或者连续变化。
4.根据权利要求1所述的制造方法,其中,所述多个牺牲层从所述单元区延伸至所述外围区,并且在所述外围区中呈台阶状。
5.根据权利要求1所述的制造方法,其中,所述多个栅极导体从所述单元区延伸至所述外围区,并且在所述外围区中呈台阶状。
6.根据权利要求5所述的制造方法,其中,所述多个栅极导体的至少一部分形成台阶表面,并且所述多个栅极导体中最顶部层面的栅极导体的台阶边缘对应于所述单元区和所述外围区之间的边界。
7.根据权利要求1所述的制造方法,其中,所述多个栅线缝隙将所述多个栅极导体分别隔开成与多个指状存储区相对应的多条栅线。
8.根据权利要求7所述的制造方法,其中,所述多个沟道柱在所述多条栅线中分别排列成第一柱阵列,所述多个伪沟道柱在所述多条栅线中分别排列成第二柱阵列。
9.根据权利要求1所述的制造方法,还包括:在所述衬底中形成公共源区,所述多个沟道柱到达所述公共源区。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的