[发明专利]3D存储器件的制造方法

说明书

本申请公开了一种3D存储器件的制造方法。该制造方法包括：在衬底上形成牺牲叠层结构；形成贯穿牺牲叠层结构的多个沟道柱和多个伪沟道柱，多个沟道柱和多个伪沟道柱分别位于彼此邻接的单元区和外围区中；经由抗蚀剂掩模的开口形成多个栅线缝隙；采用多个栅线缝隙作为蚀刻通道和沉积通道，将多个牺牲层替换成多个栅极导体，以形成栅叠层结构，其中，在所述外围区中，所述抗蚀剂掩模的开口宽度，随着与所述单元区和所述外围区之间的边界的距离而变化。该制造方法可以形成在单元区和外围区宽度一致的栅线缝隙，从而提高3D存储器件的产品良率和可靠性。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件的制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在3D存储器件中存在着复杂的图案，例如在单元区和外围区中分别形成多个沟道柱(channel pillar)组成的第一柱阵列和多个伪沟道柱(dummy pillar)组成的第二柱阵列。由于两者的图案密度有很大的差异因而在过渡区域存在着较大的应力梯度。在形成沟道柱和伪沟道柱之后，进一步采用蚀刻形成从单元区延伸至外围区的栅线缝隙。随着3D存储器件的存储密度越来越大，3D存储器件中间结构的内部结构差异产生的横向蚀刻速度差异越来越明显，导致栅线缝隙的宽度从单元区至外围区发生变化。该栅线缝隙的宽度变化沟道柱暴露于栅线缝隙中发生漏电，使得3D存储器件的产品良率和可靠性降低。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件的制造方法，其中，利用抗蚀剂掩模的开口宽度变化，对3D存储器件中间结构的内部结构差异产生的横向蚀刻速度差异进行预补偿，从而形成在单元区和外围区宽度一致的栅线缝隙。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成牺牲叠层结构，所述牺牲叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层；形成贯穿所述牺牲叠层结构的多个沟道柱和多个伪沟道柱，所述多个沟道柱和所述多个伪沟道柱分别位于彼此邻接的单元区和外围区中；经由抗蚀剂掩模的开口形成多个栅线缝隙，所述多个栅线缝隙从所述单元区延伸至所述外围区，并且将所述多个牺牲层分隔成多个彼此隔开的部分；采用所述多个栅线缝隙作为蚀刻通道和沉积通道，将所述多个牺牲层替换成多个栅极导体，以形成栅叠层结构，其中，在所述外围区中，所述抗蚀剂掩模的开口宽度，随着与所述单元区和所述外围区之间的边界的距离而变化。

优选地，在所述外围区中，所述多个栅线缝隙贯穿的多个牺牲层的数量，随着与所述单元区和所述外围区之间的边界的距离而减小。

优选地，在所述外围区中，所述抗蚀剂掩模的开口宽度，随着与所述单元区和所述外围区之间的边界的距离增加而减小。

优选地，所述抗蚀剂掩模的开口宽度分段式变化，或者连续变化。

优选地，所述多个牺牲层从所述单元区延伸至所述外围区，并且在所述外围区中呈台阶状。

优选地，所述多个栅极导体从所述单元区延伸至所述外围区，并且在所述外围区中呈台阶状。