[发明专利]降低高压互连影响的器件结构及制造方法有效

专利信息
申请号: 202010354969.4 申请日: 2020-04-29
公开(公告)号: CN111524962B 公开(公告)日: 2022-02-08
发明(设计)人: 周锌;师锐鑫;乔明;张波 申请(专利权)人: 电子科技大学;电子科技大学广东电子信息工程研究院
主分类号: H01L29/06 分类号: H01L29/06;H01L29/78;H01L21/336
代理公司: 成都点睛专利代理事务所(普通合伙) 51232 代理人: 敖欢
地址: 611731 四川省成*** 国省代码: 四川;51
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摘要:
搜索关键词: 降低 高压 互连 影响 器件 结构 制造 方法
【权利要求书】:

1.一种降低高压互连影响的器件结构,其特征在于:包括非高压互连区和高压互连区:

非高压互连区包括第二型掺杂杂质衬底(7)、在第二型掺杂杂质衬底(7)上形成的埋氧化层(6),在埋氧化层(6)上形成第一型掺杂杂质外延层(5),在第一型掺杂杂质外延层(5)左侧通过离子注入形成第二型掺杂杂质阱区(3),置于第二型掺杂杂质阱区(3)内部表面重掺杂的第一型掺杂杂质接触区(1)及第一型掺杂杂质接触区(1)相邻的第二型掺杂杂质接触区(2),在第一型掺杂杂质外延层(5)的右侧通过离子注入形成的第一型掺杂杂质阱区(4),置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1),第一型掺杂杂质外延层(5)表面的场氧化层(12);场氧化层(12)左侧的半导体器件表面为栅氧化层(11),栅氧化层(11)覆盖第二型掺杂杂质阱区(3)右侧表面,并覆盖部分置于第二型掺杂杂质阱区(3)内部表面重掺杂的第一型掺杂杂质接触区(1)及第一型掺杂杂质外延层(5)表面;栅电极(10)置于栅氧化层(11)之上且覆盖部分场氧化层(12),源电极(8)位于第二型掺杂杂质阱区(3)中的第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)表面的上方,并将第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)短接;漏电极(9)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面;

高压互连区结构包括第二型掺杂杂质衬底(7)、第二型掺杂杂质衬底(7)上形成的埋氧化层(6),在埋氧化层(6)上的第一型掺杂杂质外延层(5),在第一型掺杂杂质外延层(5)左侧通过离子注入形成第二型掺杂杂质阱区(3),置于第二型掺杂杂质阱区(3)内部表面重掺杂的第二型掺杂杂质接触区(2),在第一型掺杂杂质外延层(5)的右侧通过离子注入形成的第一型掺杂杂质阱区(4),置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1),第一型掺杂杂质外延层(5)表面的的场氧化层(12)以及通过淀积形成的淀积氧化层(13), 淀积氧化层(13)覆盖场氧化层(12)上方,并覆盖第二型掺杂杂质阱区(3)和部分第一型掺杂杂质外延层(5),栅电极(10)置于淀积氧化层(13)之上,漏电极(9)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面,并且跨过器件表面;在场氧化层生长后,通过额外淀积氧化层、涂胶、曝光、显影、刻蚀工艺,去除非高压互连区的淀积氧化层,最后形成高压互连区的淀积氧化层(13),从而增加高压互连区氧化层厚度,优化器件表面电场分布,提高器件的击穿电压。

2.根据权利要求1所述的降低高压互连影响的器件结构,其特征在于:所述场氧化层(12)生长后,通过淀积、刻蚀氧化层的方法来提高高压互连线到器件表面的氧化层厚度,降低高压互连线对器件表面电场分布的影响,提高器件的击穿电压。

3.根据权利要求1所述的降低高压互连影响的器件结构,其特征在于:高压互连区的淀积氧化层(13)和场氧化层(12)是在不同的工艺步骤中形成的。

4.根据权利要求1所述的降低高压互连影响的器件结构,其特征在于:所述淀积氧化层(13)的材料为二氧化硅、或高K材料。

5.根据权利要求1所述的降低高压互连影响的器件结构,其特征在于:所述高压互连区的淀积氧化层(13)是通过淀积氧化层和光刻工艺形成的。

6.根据权利要求1-5任意一项所述的降低高压互连影响的器件结构的制造方法,其特征在于包括以下步骤:

第一步:在第二型掺杂杂质衬底(7)上形成埋氧化层(6)和第一型掺杂杂质外延层(5);

第二步:通过离子注入形成第二型掺杂杂质阱区(3)和第一型掺杂杂质阱区(4);

第三步:热氧化,形成场氧化层(12);

第四步:淀积氧化层,涂胶、曝光、显影、刻蚀、去胶,形成高压互连区的淀积氧化层(13);

第五步:形成栅氧化层(11)及栅电极(10);

第六步:离子注入形成第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2);

第七步:刻孔,淀积金属,刻蚀,形成源电极(8)和漏电极(9)。

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