[发明专利]降低高压互连影响的器件结构及制造方法

说明书

本发明提供一种降低高压互连影响的器件结构及制造方法，包括非高压互连区和高压互连区：非高压互连区包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、场氧化层、栅氧化层，高压互连区结构包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第一型掺杂杂质接触区、场氧化层、淀积氧化层；本发明通过在常规的制造工艺中额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，且不影响非高压互连区的氧化层厚度。该方法降低了高压互连线(HVI)对器件表面电场的影响，提高了器件的击穿电压。

技术领域

本发明属于半导体功率器件领域，具体涉及一种降低高压互连影响的器件结构及制造方法。

背景技术

随着功率半导体器件在电力设备和控制电路等领域取得了巨大的发展，未来对功率半导体器件的需求会越来越大。功率集成电路的优点就是高、低压器件单片集成，但是也对电路设计带来了严峻的挑战。

目前器件设计的样式大部分为跑道型，主要分为两部分区域：高压互连区和非高压互连区，其中高压互连区指的是高压互连线(High Voltage Interconnection，简称HVI)下方的区域结构。当高压互连线跨过横向双扩散金属氧化物半导体场效应管LDMOS(Lateral Double-Diffused MOSFET)等高压器件的漂移区时，会导致在电场线在器件表面的某个地方过于集中，从而使器件提前发生击穿。随着功率半导体器件在不同电路中的应用，LDMOS 器件的耐压值不同，导致引出的高压互连线的电压等级也不断增大，对器件耐压的影响也越来越大。因此研究一种降低高压互连影响的制造方法具有重大的意义。

发明内容

本发明针对在常规的制造工艺中，高压互连线跨过高压功率器件表面时，导致电场线在器件表面的某一位置过于集中，使器件击穿电压降低的问题，提供一种降低高压互连影响的器件结构及制造方法。本发明通过额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，削弱了高压互连线对器件表面电场的影响，提高了器件的击穿电压，同时不影响其他区域的氧化层厚度。

为实现上述发明目的，本发明技术方案如下：

一种降低高压互连影响的器件结构，包括非高压互连区和高压互连区：

非高压互连区包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的埋氧化层6，在埋氧化层6上形成第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面的场氧化层12；场氧化层12左侧的半导体器件表面为栅氧化层11，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质外延层5表面；栅电极10置于栅氧化层11之上且覆盖部分场氧化层12，源电极8位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1 和第二型掺杂杂质接触区2短接；漏电极9位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；