[发明专利]一种低米勒电容槽栅VDMOS器件制造方法

说明书

本发明公开了一种低米勒电容槽栅VDMOS器件制造方法，该方法在栅极深槽的边缘设置一个与源极N+金属相连接的屏蔽槽，槽栅与屏蔽槽之间间距尽量小，通过屏蔽栅与槽栅的耦合可有效减小器件米勒电容值，降低开关损耗改善器件动态特性。本发明制造方法可有效降低槽栅VDMOS器件米勒电容，提高器件开关速度减小开关损耗。相比分离栅槽栅VDMOS器件制造工艺更为简单，可与现有槽栅VDMOS工艺相兼容。

技术领域

本发明涉及一种具有低米勒电容的槽栅VDMOS器件制造方法，属于半导体器件制造领域。

背景技术

功率VDMOS具有开关速度高、频率特性好的优点，具有负温度系数，没有双极晶体管的二次击穿问题，安全工作区大。因此不论是开关应用还是线性应用，VDMOS都是理想的功率器件。VDMOS作为开关器件，可有效提高开关电源的工作频率，有效减小电源的体积和重量。但在高频应用场景下，VDMOS器件开关转换过程中的功率损耗是值得重视的问题。若开关时间不能满足要求，器件在开关过程中的功率损耗会严重影响开关电源的转换效率。高频高效电源要求VDMOS有短的开关时间，在其他一些领域则要求VDMOS有高的截止频率。限制VDMOS开关时间和截止频率的主要因素是器件本征电容和寄生电容的充放电过程，尤其是器件的栅漏电容(米勒电容)对器件开关时间和截止频率有较大影响。

功率VDMOS的开关特性是由器件电容大小决定。栅极附近和耗尽层中的电容成为VDMOS的主要电容，具体的电容主要有Cgs、Cgd、Cds 3个部分。功率VDMOS的开关特性主要由输入电容Ciss、输出电容Coss和反馈电容Crss(米勒电容)作为衡量标准，它们与栅源电容Cgs、栅漏电容Cgd和漏源电容Cds的关系是：

Ciss＝Cgs+Cds

Coss＝Cds+Cgd

Crss＝Cgd

栅漏电容Cgd直接影响器件的开关性能，因此降低栅漏电容Cgd尤为重要。常规VDMOS器件为了改善开关特性，采用增大P体区间氧化层厚度的方法，然而VDMOS器件导通电阻Ron随着P体区间氧化层厚度的增加而增大，导通电阻的增大意味着增加了器件的导通损耗，降低栅电荷是降低关断损耗，两者是互相矛盾。

减小寄生栅漏电容的主要方法有改变电极间介质层介电常数、减小电极面积、增加电极间介质层厚度等，从而提高器件的动态性能。为进一步减小传统槽栅VDMOS器件米勒电容，目前较为常用结构为分离栅槽栅MOSFET(Split-Gate Trench MOSFET，SGT-MOSFET)，其主要特征为引入两段多晶硅结构，在栅多晶硅(gate poly)与分离栅多晶硅(Split gatepoly)之间采用氧化硅膜隔离。虽然这种方法能够降低米勒电容，提高开关速度，但是其制作工艺复杂，工艺稳定性控制更为严格。SGT-MOSFET的槽栅深度一般是普通槽栅VDMOS器件的2～3倍，同时对深槽刻蚀的深度、形状及稳定性提出更高要求，加工难度大。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种低米勒电容槽栅VDMOS器件制造方法，能够有效减小槽栅VDMOS器件的米勒电容，改善其开关特性，同时制作工艺简单，易加工。

本发明的技术解决方案是：

一种低米勒电容槽栅VDMOS器件制造方法，包括以下步骤：

(1)选取N型硅外延片，通过光刻、硼注入技术在硅外延片的正面形成有源区；

(2)在步骤(1)的有源区，通过光刻及刻蚀工艺形成栅极深槽，在栅极深槽的表面热氧化生长栅氧化层，然后为栅极深槽回填磷掺杂的多晶硅，形成多晶硅槽栅；

(3)在步骤(1)的有源区，通过光刻及刻蚀工艺形成屏蔽槽，所述屏蔽槽距栅极深槽边缘0.2μm～1.0μm，在屏蔽槽中热氧化生长栅氧化层，然后为屏蔽槽回填磷掺杂的多晶硅；