[发明专利]一种半导体器件及其制造方法

说明书

本申请实施例公开一种半导体器件，包括：半导体衬底，所述半导体衬底内形成有源区、漏区、以及连接所述源区和所述漏区的沟道区；隔离结构，位于所述半导体衬底内；所述隔离结构遮挡在所述源区和所述漏区之间，以阻隔所述源区和所述漏区之间的直线电流路径；栅极结构，至少位于所述半导体衬底的所述沟道区之上。

技术领域

本申请实施例涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

在CMOS工艺中，静态泄漏电流I_off是一个非常关键的参数，决定了芯片的尺寸和功耗。目前，随着三维存储器件的尺寸的减小，静态泄漏电流I_off的变得越来越关键。静态泄漏电流I_off通常由反偏结电流和沟道漏致势垒降低(Drain Induced Barrier Lowering，DIBL)电流两个部分组成。降低反偏结电流一般采用轻掺杂源漏(Lightly Doped Drain，LDD)的方式。降低DIBL电流一般采用缩小源漏结深和增加沟道长度(特征尺寸)的方式。

然而在高压电路中，由于要满足高耐压的需求，源极和漏极的结深不能太浅。尤其对于耗尽型的MOS管来说，其DIBL效应比增强型MOS管更严重，因此，需要较大的沟道长度来克服DIBL效应。如此，就增加了三维存储器件的尺寸。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件及其制造方法。

为达到上述目的，本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种半导体器件，包括：

半导体衬底，所述半导体衬底内形成有源区、漏区、以及连接所述源区和所述漏区的沟道区；

隔离结构，位于所述半导体衬底内；所述隔离结构遮挡在所述源区和所述漏区之间，以阻隔所述源区和所述漏区之间的直线电流路径；

栅极结构，至少位于所述半导体衬底的所述沟道区之上。

在一种可选的实施方式中，所述沟道区在所述源区的朝向所述隔离结构的一侧连接所述源区，以及在所述漏区的朝向所述隔离结构的一侧连接所述漏区。

在一种可选的实施方式中，沿平行所述半导体衬底表面方向的第一方向，所述沟道区的宽度大于所述源区和所述漏区的宽度；其中，所述第一方向垂直于所述源区和所述漏区的连线方向。

在一种可选的实施方式中，所述沟道区环绕所述隔离结构。

在一种可选的实施方式中，述隔离结构包括多个分立设置的子隔离结构；相邻两所述子隔离结构沿第二方向至少部分交叠；其中，所述第二方向为所述源区和所述漏区的连线方向。

在一种可选的实施方式中，沿所述半导体衬底的厚度方向，所述隔离结构的深度大于所述沟道区的深度。

在一种可选的实施方式中，所述隔离结构通过在所述半导体衬底内的沟槽内填充介质材料而形成。

第二方面，本申请实施例提供一种半导体器件，包括：

半导体衬底，所述半导体衬底内形成有源区、漏区、以及连接所述源区和所述漏区的沟道区；

所述沟道区为环形结构，以使所述源区和所述漏区之间的电流沿所述环形结构提供的非直线路径进行传输；

栅极结构，至少位于所述半导体衬底的所述沟道区之上。

在一种可选的实施方式中，所述源区和所述漏区分别连接于所述环形结构的两相对侧。

在一种可选的实施方式中，所述沟道区为环形结构，具体包括：