[发明专利]实现串行接口全双工通信的主机芯片的电路结构

权利要求书

1.一种实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述主机芯片包括串行数据输入PAD口、串行数据输出PAD口、双向时钟信号输入输出PAD口及时钟生成模块；

外部的串行数据输入信号SDI经由所述的串行数据输入PAD口输入后，生成外到内串行数据输入信号SDI_I；

所述的时钟生成模块用于生成内部时钟信号SCK_O，所述的时钟生成模块与所述的双向时钟信号输入输出PAD口的内接端第一端相连接；

所述的内部时钟信号SCK_O经由所述的双向时钟信号输入输出PAD口的内接端第一端输出后，生成通信时钟信号SCK从所述的双向时钟信号输入输出PAD口的外接端输出，并经由所述的双向时钟信号输入输出PAD口的内接端第二端生成输入时钟信号SCK_I输出，所述的输入时钟信号SCK_I用于对所述的外到内串行数据输入信号SDI_I进行解码；

其中，所述的通信时钟信号SCK的相位与所述的串行数据输出PAD口输出的串行数据输出信号SDO的相位一致。

2.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的双向时钟信号输入输出PAD口包括输出缓冲器及输入缓冲器；

所述的输出缓冲器的输入端构成所述的双向时钟信号输入输出PAD口的内接端第一端；所述的输入缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的内接端第二端；所述的输出缓冲器的输出端与所述的输入缓冲器的输入端相连接；

且所述的输出缓冲器的输出端构成所述的双向时钟信号输入输出PAD口的外接端。

3.根据权利要求1所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括辅助时钟生成模块；

所述的辅助时钟生成模块的第一端与所述的时钟生成模块相连接，接收所述的内部时钟信号SCK_O；所述的辅助时钟生成模块的第二端与所述的双向时钟信号输入输出PAD口的第二端相连接，接收所述的输入时钟信号SCK_I；

所述的辅助时钟生成模块根据所述的内部时钟信号SCK_O生成移位时钟信号sck_shift；

所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I生成采样时钟信号sck_sample。

4.根据权利要求3所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，

当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的下降沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的上升沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I输入第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O作为所述的移位时钟信号sck_shift输出；

当所述的辅助时钟生成模块根据所述的输入时钟信号SCK_I的上升沿生成所述的采样时钟信号sck_sample，根据所述的内部时钟信号SCK_O的下降沿生成所述的移位时钟信号sck_shift时，所述的辅助时钟生成模块将接收到的所述的输入时钟信号SCK_I作为所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的内部时钟信号SCK_O输入第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。

5.根据权利要求4所述的实现串行接口全双工通信的主机芯片的电路结构，其特征在于，所述的主机芯片还包括移位模块、采样模块；

所述的采样模块的第一输入端接所述的外到内串行数据输入信号SDI_I；

所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；

由所述的采样时钟信号sck_sample触发所述的采样模块对所述的外到内串行数据输入信号SDI_I进行采样操作，生成串行采样数据信号SDI_I_S；

由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的内部串行数据输出信号SDO_O，所述的内部串行数据输出信号SDO_O经由所述的串行数据输出PAD口输出后生成所述的串行数据输出信号SDO。